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RSS订阅原创 FPGA问题总结
1、时序逻辑和组合逻辑的区别时序逻辑：定义：任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关，并且只有在时钟跳变时，输出才会改变；verilog实现：always模块的触发事件只有时钟的边沿，赋值语句一般使用非阻塞赋值"<=";组合逻辑：定义：任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路，一般可以通过真值表来...
2018-03-16 11:37:00
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原创 Vivado使用IP核floating-point实现对数运算
本文介绍使用IP核floating-point来计算对数，该IP计算对数时，计算的是Ln(A)（A是输入），如下图所示：输入是浮点数，所以如果我们在FPGA内使用的定点数，则需要先将定点数转化为浮点数：实现对数运算时，可以使用DSP核心，也可以不用，IP配置中提供了三个等级：对于Flow Control可以选择带缓存的Blocking模式，也可以选择没有缓存的NonBlocking模式，延...
2018-02-26 15:53:23
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转载 基于FPGA的CORDIC算法实现——Verilog版
很详细，当作记录了，转载自小一休哥的文章：http://blog.csdn.net/qq_39210023/article/details/77456031目前，学习与开发FPGA的程序员们大多使用的是Verilog HDL语言（以下简称为Verilog），关于Verilog的诸多优点一休哥就不多介绍了，在此，我们将重点放在Verilog的运算操作上。 我们都知道，在Verilog中，运算一般分为...
2018-02-24 12:00:00
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原创 容量、表示容量、有效容量、拟合
我们训练机器学习模型时，可以选择训练集来拟合目标函数，降低训练误差，并缩小训练误差和测试误差的差距（欠拟合和过拟合）。 模型的容量可以理解为我们用来拟合各种函数所需的特征或者说能力。容量低的模型可能在训练集上就会很难拟合目标函数，产生而欠拟合；容量高的模型或许会在训练集上可以很好的拟合目标函数，而不具备一定的泛华能力，导致过拟合。 增加模型容量的方法有很多，比如我们使用线性回归...
2018-02-23 10:08:44
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原创 filter在python3中的使用
Python内建的filter()函数用于过滤序列。和map()类似，filter()也接收一个函数和一个序列。和map()不同的时，filter()把传入的函数依次作用于每个元素，然后根据返回值是True还是False决定保留还是丢弃该元素。但是需要注意在python3中具体使用有些不同，要把filter object转成list
2018-01-26 09:01:50
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原创 ubuntu16.04环境用pip3安装dlib
依次执行下面三条指令即可：sudo apt-get install libboost-all-devsudo apt-get install cmakepip3 install dlib
2017-12-08 17:07:45
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原创 智能化社会训练
受埃尔法零的训练方法的启发，异想天开地想到一种训练模式--多元自我对抗训练模式，在这种模式下，每一个单元都是深度模型的一个代表，可以自我学习，有些类似于群体中的个体。每一个个体都想要“生活”得更好，就是在给定规则下可以更加趋向于某种利好，以此可以设定一个打分系统，让这些个体学习如何获得更高的分数。这个从单一模型训练到多元模型训练的过程类似于儿时的一个故事：一个和尚挑水喝，两个和尚抬水喝，三个和尚没
2017-10-25 08:51:22
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原创 TPU结构总结
TPU只完成推理过程，训练过程在GPU上完成。TPU可以像GPU一样通过PCIe总线接口挂载到现有的服务器上。设计目标是为了在TPU上完成所有的推理模型，从而减少和主机CPU的交互，进而满足2015年及今后的神经网络需求。下图是TPU的整体结构框图。主机通过PCIe Gen3x16的总线发送TPU的指令到其中的指令buffer内，内部模块之间通过典型的256位宽通路连接。右上角的矩阵乘法单元是TP...
2017-10-19 14:44:48
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原创 NVIDIA JETSON TX2 DEVELOPER KIT硬件总结
围绕Jetson TX2，开发板上设置了很多插件以及接口，具体情况如下图所示。有些插件集成了多种不同的信号接口，如下所示：的插件1. I2SAUDIO（port0）2. 两路I2C总线（GP0，GP1）3. UART第0路串口，主要用于调试4. SPI1接口5. 预留的一些引脚的插件1. I2SAU
2017-08-30 09:17:32
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Jetson_TX2开发资料
2017-08-30
空空如也
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