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RSS订阅原创 xilinx pcie 仿真--配置空间初始化
最近用AXI PCIe Bridge作为endpoint ，example提供的root model作为rootpoint 进行pcie的仿真，下行的初始化因为有例子，比较顺利，而上行的仿真一直不通，检查发现s_axi_awready一直被拉低，查了挺久才发现问题，走了不少弯路，因此做个记录。testbench框架，来自userguide ...
2019-08-16 18:50:54
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原创 AXI 概念理解
AXI（Advanced eXtensible Interface）ARM公司提出的AMBA（Advanced Microcontroller Bus Architecture）的一个部分，是一种高性能、高带宽、低延迟的片内总线。AXI4包含三种接口： AXI4——For high-performance memory-mapped requirements. AXI4-Lite——F...
2019-08-01 19:30:35
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原创 questasim 下的仿真（vivado）
1.编译仿真库以vivado为例，Tools>Compile Simulation Libraries，出现对话框中选择simulator、路径，然后点compile开始编译，大概30分钟完成。编译完成后，在设定的路下会生成仿真库文件，该文件下会有一个modelsim.ini 文件，里面添加了生成的所有库我本来想直接在qustasim 的安装路径下的modelsim.ini ...
2019-07-30 11:51:56
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原创 vivado下的命令行仿真
1.export simulation files导出仿真脚本（vivado下，file>export>simulation），target simulator可选vivado simulator， modelsim，questasim，Riviera_pro等。导出的文件夹xsim 下，有对应的仿真脚本，可以作为参考。2.vivado tcl console 下，改变路径...
2019-07-30 11:17:15
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原创 PCIE TLP header fields
最近在看PCIE 资料，整理了一些笔记 以下是TLP header 字段的总结header filed header location filed Use 备注 Fmt[1:0] bits 6:5 of byte 0 00b ：3 DW header, no data 01b ：4 DW header, no data 10b...
2019-06-05 10:08:28
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原创 时序约束
时序约束第一步：时钟设置设置输入输出时钟create_clock -name {mc_clk_20m_sys} -period $CLK_20M_PERIOD -waveform { 0.000 25 } [get_ports {mc_clk_20m_sy...
2019-03-09 17:59:47
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转载 FPGA静态时序分析——IO口时序（Input Delay /output Delay）
转自：http://www.cnblogs.com/linjie-swust/archive/2012/03/01/FPGA.htmlFPGA静态时序分析——IO口时序（Input Delay /output Delay）本文PDF版本下载：http://files.cnblogs.com/linjie-swust/FPGA%E4%B8%ADIO%E6%97
2016-04-18 14:54:07
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转载 异步复位，同步释放
其实异步复位的话，优点就是可以直接用EDA工具综合库DFF的异步复位端，相对同步复位来说又简单又省逻辑资源，但其致命缺点就是复位结束也就是释放的时刻恰在时钟上升沿的建立时间和保持时间之间时无法决定现在的复位状态是1还是0，造成亚稳态。 试想下，如果这样的复位信号应用在一个大的系统中，复位信号路径到每一个模块乃至到每一个寄存器的偏斜都会不同，如果恰在时钟上升沿时刻附近必然引起诸多
2016-04-15 16:14:30
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转载 异步复位、同步释放
异步复位、同步释放 FPGA设计中常见的复位方式即同步复位和异步复位。在深入探讨亚稳态这个概念之前，特权同学也并没有对所谓的同步复位和异步复位有太多的注意，而在实践中充分感受了亚稳态的危害之后，回过头来细细品味《Verilog HDL设计与验证》一书中关于复位的章节，可谓受益匪浅。 在特权同学以前的代码里大多使用的是异步复位。
2016-04-15 11:03:43
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原创 FPGA时序优化方法
FPGA时序优化方法小结：1.插寄存器，缩短组合逻辑的延时2.寄存器复制3.加两级寄存器，消除亚稳态，异步信号的同步处理4.进行时序约束5.进行logic lock 物理约束6.采用multicycle 设计……待完善
2016-04-14 14:25:40
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原创 FPGA 可测试性
增加FPGA的可测性的方法：1.使用test pin观察信号；2.管脚充裕的情况下，可以拉一些状态信号到管脚上，方便观察；3.资源够的情况下，设计中插入buffer，方便验证数据的正确性，以及通过向人为buffer中注入数据进行验证；4.加控制寄存器，如一个自动化的同步训练过程需要位训练，帧边界训练，常量验证，那么，适当加一些控制寄存器用于人为控制各个步骤，以及手动单步进行tr
2016-04-14 10:31:03
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PCI Express System Architecture.pdf
2019-05-22
空空如也
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