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RSS订阅转载 RTL Design 之 异或
http://lijinma.com/blog/2014/05/29/amazing-xor/什么是异或？Wikipedia的解释：在逻辑学中，逻辑算符异或（exclusive or）是对两个运算元的一种逻辑析取类型，符号为 XOR 或 EOR 或 ⊕（编程语言中常用^）。但与一般的逻辑或不同，异或算符的值为真仅当两个运算元中恰有一个的值为真，而另外一个的值为非真。转化为命题，就是：“两者的值不同。”或“有且仅有一个为真。”定义：1 ⊕ 1 = 00 ⊕ 0 = 01.
2020-08-03 17:48:23
763
原创 Perl reference （draft）
按行读文件存入arrayhttps://blog.csdn.net/blog_abel/article/details/40618627perl的open函数https://www.cnblogs.com/hongzg1982/articles/2475448.html在Perl中可以用open或者sysopen函数来打开文件进行操作，这两个函数都需要通过一个文件句柄（即文件指针）来对文件进行读写定位等操作。下面以open函数为例：1：读：open(文件句柄，"<文件名")/.
2020-05-13 00:42:37
247
转载 set_max_delay SDC
set_max_delay (SDC)Specifies the maximum delay for the timing paths.set_max_delaydelay_value[-fromfrom_list] [-toto_list]Argumentsdelay_valueSpecifies a floating point number in nanoseconds that represents the required maximum delay value for...
2020-05-08 19:32:59
2754
转载 关于clock gating的 set_clock_gating_check
在CTS和routing之后会出现 clock gating 的timing violation,有两个命令：set_clock_gating_checkremove_clock_gating_check这两个命令，在ICC中怎样用?在place之前set_clock_gating_check ，在CTS之后remove_clock_gating_check。具体原理是什么?http://ee.mweda.com/ask/338441.htmlCTS之前设clock gating...
2020-05-08 19:24:47
7546
转载 python中获取字典的key列表和value列表
# -*- coding: utf-8 -*-# 定义一个字典dic = {'剧情': 11, '犯罪': 10, '动作': 8, '爱情': 3, '喜剧': 2, '冒险': 2, '悬疑': 2, '惊悚': 2, '奇幻': 1}#通过list将字典中的keys和values转化为列表keys = list(dic.keys())values = list(dic.value...
2020-04-25 18:02:14
9560
转载 [Draft] 正则重复匹配， 一种re.compiler()用法 - python
在Python中，你可以使用(.)\1{9,}(.)从一个字符(任何字符)生成组 1{9，}匹配第一组中的9个或更多字符。例子：txt = """1. aaaaaaaaaaaaaaa2. bb3. cccccccccccccccccccc4. dd5. eeeeeeeeeeee"""rx = re.compile(r'(.)\1{9,}')lines = txt.spli...
2020-04-16 19:52:19
361
转载 offline用Anaconda安装本地python包
Anaconda确实带来了很多方便，但是之前也过多的依赖了conda自带的一键下载python包的功能。这不，这几天突然要用FastFM这个包，无奈conda里没有，于是只能从github下载下来，实现本地安装。以下是手动下载和安装步骤：一、从GitHub上下载：选择releases，里面会看到一系列版本的包，选择自己电脑对应的型号，点击下载。我选择的是fastFM-0.2.11-...
2020-04-13 21:55:49
679
转载 sed options
[root@www ~]# sed [-nefr] [动作]选项与参数：-n ：使用安静(silent)模式。在一般 sed 的用法中，所有来自 STDIN 的数据一般都会被列出到终端上。但如果加上 -n 参数后，则只有经过sed 特殊处理的那一行(或者动作)才会被列出来。-e ：直接在命令列模式上进行 sed 的动作编辑；-f ：直接将 sed 的动作写在一个文件内， -f fi...
2020-03-31 08:36:46
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转载 Python中常见字符串去除空格的方法总结。 strip(), join(), split()
1：strip()方法，去除字符串开头或者结尾的空格>>> a = " a b c ">>> a.strip()'a b c'2：lstrip()方法，去除字符串开头的空格>>>a = " a b c ">>> a.lstrip()'a b c '3：rstrip()方法，去除字...
2020-03-30 19:29:26
4745
转载 Ordered Dict & popitem 先进先出&后进先出
1.OrderedDict保存的东西import torchstate_dict = torch.load("resnet18.pth")for i in state_dict: print(i)------------------------------------------conv1.weightbn1.running_meanbn1.running_va...
2020-03-26 23:53:44
393
转载 NumPy 中的结构化数组丨数析学院
本节将向大家演示一些在 Python 中构建与处理结构化数组的方法。首先，我们需要导入 Numpy 库：我们希望构建一个包含 name,age,weight 三个变量的结构化数组，其内容如下所示：出于初始化的考虑，在此我们构建了一个空的结构化数组：对数组中的变量进行赋值：这样一来，我们就成功构建了一个结构化数组。接下来，我们来查看一下这个数组的具体内容：...
2020-03-21 21:48:56
238
转载 vim——打开多个文件、同时显示多个文件、在文件之间切换
打开多个文件：1.vim还没有启动的时候：在终端里输入vim file1 file2 ... filen便可以打开所有想要打开的文件2.vim已经启动输入:open file可以再打开一个文件，并且此时vim里会显示出file文件的内容。:e ../myFile.pl1. vim 文档名 普通方式打开文档2. vim +n 文档名...
2020-03-19 14:59:42
3457
转载 python读取文本某一行内容
时常遇到需要读取文本的指定某一行或者某几行的内容。总结方法有两种。方法一：从头扫描，跳过不关心的行import linecachelinecache.getline('./data.txt', 5)读取文件的第5行，实际该文件会整个缓存起来，可以使用linecache.cache这个dict成员查看所有缓存的内容。所以大文件读取不适合这种方法。方法二：使用linecache...
2020-03-19 14:56:52
24939
转载 verilog中$signed()的使用
1、在verilog中有时会用signed修饰符来修饰定义的数据，运算的时候也会用$signed（）任务来强制转换数据，那么signed的修饰是为什么呢，是为了区分有符号数和无符号数的加法和乘法吗？其实不是的，因为有符号数和无符号数据的加法强结果和乘法器结构是一样的，signed的真正作用是决定如何对操作数扩位的问题。2、verilog中的加法和乘法操作前，会先对操作数据扩位成结果相同的...
2020-03-01 18:00:13
17424
转载 biased vs unbiased rounding ; 原码反码补码及其运算
biased rounding 跟 un-biased rounding:•1. 正數的時候 行為一樣 1-4 round down, 5-9 round up •>> 在HW上是看到1就進位•ex. S0.8 ([8:0]) 要 round到S0.3 •[4]是1: [8:5]+1•[4]是0: [8:5]••2. 負數的時候•biased ro...
2020-02-18 14:17:13
1272
原创 FIR, IIR derivation and digital implementation
https://pojenlai.wordpress.com/2016/04/10/%E6%95%B8%E4%BD%8D%E6%BF%BE%E6%B3%A2%E5%99%A8%E7%9A%84%E5%AD%B8%E7%BF%92%E7%AD%86%E8%A8%98/
2020-02-18 12:08:51
194
转载 SystemVerilog Stimulus Timing Regions
program 就是为了解决module和tb的race violation问题. 因为program作用在reactive 区域,这时赋值的更新已经稳定.因此，我们一般推荐在Testbench中使用program，在设计dut中使用module，在顶层module中例化dut的module和 testbench的program。program中的注意点：program中不能例化其他p...
2020-02-15 17:55:01
446
转载 .vimrc设置 vim模板 RTL verilog模板
.vimrc设置 vim模板https://mck.baidu.com/v8957430-229427-1609596.html
2020-01-04 17:32:39
1314
转载 vim syntax 语法 插件 verilog begin end 匹配
Vim Syntax Plugin for Verilog and SystemVeriloghttps://github.com/vhda/verilog_systemverilog.vimhttps://stackoverflow.com/questions/27498221/vim-highlight-matching-begin-endusing matchit. This s...
2019-12-16 16:59:10
3236
2
原创 Linux上shell复制匹配不包含特定字符串的文件
如果要cp包含 php但不是tar.gz的文件的话:cp ` ls| grep php | grep -v .tar.gz` /xxx/path/举个栗子:比如要匹配当前目录下文件包含php但是不以.tar.gz结尾的文件名: 可以这样做ls| grep php | grep -v .tar.gz解释:ls: 列出当前目录下所有的文件名...
2019-12-13 15:36:22
2482
转载 Tcl与Design Compiler （六）——基本的时序路径约束
时序约束可以很复杂，这里我们先介绍基本的时序路径约束，复杂的时序约束我们将在后面进行介绍。在本节的主要内容如下所示： ·时序路径和关键路径的介绍 ·建立时间、保持时间简述 ·时钟的约束（寄存器-寄存器之间的路径约束） ·输入延时的约束 ·输出延时的约束 ·组合逻辑的约束 ·结合设计规格进行实战 RTL代码描述了电路的...
2019-10-05 12:52:20
851
转载 Verdi 知识体系
1. verdi 加强了active anotation， active trace和trace this value的能力，并且引入了Temperal flow view。在trace X的时侯面对很多选项，推举的快速定位的方法是： 1） 找出来自于信号源的明显的错误，譬如（uninitialize，setup, hold time voilation, no drivers）...
2019-10-05 12:51:57
3007
原创 vcs 常用cmd option
VCS对verilog模型进行仿真包括两个步骤：1. 编译verilog文件成为一个可执行的二进制文件命令为：vcs source_files2. 运行该可执行文件：./simvvcs source_files -R-R 命令表示, 编译后立即执行。vcs常用的命令选项如下：-cm line|cond|fsm|tgl|obc|path 设定coverage的方式+def...
2019-10-05 12:51:28
1112
转载 Rounding Numbers without Adding a Bias
Rounding Numbers without Adding a BiasJul 22, 2017Every time I’ve built a signal processing system, I’ve struggled with bit-width.Bit width growswhen you apply a filter. It grows when you add tw...
2019-10-03 20:18:33
266
转载 verilog2001 generate endgenerate
Abtract generate语句允许细化时间（Elaboration-time）的选取或者某些语句的重复。这些语句可以包括模块实例引用的语句、连续赋值语句、always语句、initial语句和门级实例引用语句等。细化时间是指仿真开始前的一个阶段，此时所有的设计模块已经被链接到一起，并完成层次的引用。Introduction1.generate语法定义genvar，作为g...
2019-10-03 19:44:21
659
转载 Verilog中的有符号数和无符号数
verilog符号数问题主要涉及【常数】、【变量】、【运算符】。一、整型数1、十进制数普通十进制数一律被认为是有符号数，如32 //有符号数-15 //有符号数122、基数格式的表示法基数格式表示情况下，数的符号要明确声明，如8'sh51 //8位有符号数010100016'so72 //6位有符号数111010，即十进制数下的-612对于未声明符号位的，按无符...
2019-10-03 19:41:44
5668
原创 Verilog 有符号数 signed
首先记住，有符号数的运算全都是补码的方式。在Verilog里面，可以使用有符号数据进行运算，定义时使用signed，例如reg signed[7：0] adder； //定义了一个reg型有符号8位变量 adder在Verilog中，数据是以补码形式存储的，正数补码还是本身，负数补码是除符号位取反加一。例如：上边定义的adder赋值为-3，则-3的二进制为1000 0011，这个叫原码，...
2019-10-03 19:00:35
3362
3
转载 定点数的加减法
数值运算的核心是指加、减、乘、除四则算术。由于计算机中的数有定点和浮点两种表示形式，因此相应有定点数的运算和浮点数的运算。本文将介绍计算机中定点数的加减法运算过程。注意，理解本文的前提是要清楚知道顶点数的源码、反码和补码的含义，以及定点数在计算机中的表示形式。1.补码加法由于计算机中定点数均以补码的方式表示和存储（个人观点，有待证明），采用补码表示法进行加减运算比源码方便多了，因为不论是...
2019-10-03 18:50:27
504
原创 Synthesis Timing Constraints
时钟约束 create_generated_clock master clk和generated clk的关系如下，相位相反约束语句: 将source clock设置在触发器的clock端。如下：create_generated_clock -name CLKdiv2 \-divide_by 2 \-source [get_pins Udiv...
2019-10-03 18:38:49
507
原创 5G NR Spec Introduction
Understanding the 5G NR Physical Layer final 17 10https://youtu.be/x_uhh9OHB_0
2019-10-03 18:22:48
337
转载 一幅图弄清DFT与DTFT,DFS的关系
很多同学学习了数字信号处理之后，被里面的几个名词搞的晕头转向，比如DFT，DTFT，DFS，FFT，FT,FS等，FT和FS属于信号与系统课程的内容，是对连续时间信号的处理，这里就不过多讨论，只解释一下前四者的关系。 首先说明一下，我不是数字信号处理专家，因此这里只站在学生的角度以最浅显易懂的性质来解释问题，而不涉及到任何公式运算。 学过卷积，我们都知道有时域卷积定理和频域卷积定理，...
2019-10-03 13:14:04
261
原创 OFDM and SC-FDMA lectures
https://www.eventhelix.com/lte/ofdm-sc-fdma-lectures/OFDM and multi-carrier modulationIFFT sampling for OFDMOFDM schematic and cyclic prefixOFDM based parallelization and exampleexample and ...
2019-10-03 13:10:06
237
转载 vim入门之配色方案(colorscheme)设置
https://www.cnblogs.com/jhssd/p/6803689.html系统版本：ubuntu 16.04 LTS刚开始用vim的时候，大家可能会觉得默认的语法高亮的颜色不合心意，不过对于vim来说，这并不是一个问题。其实vim的配色方案是可以更改的，既可以选择系统自带的配色方案，也可以从网上下载其它配色方案，更是可以自己编写配色方案，使用自己专属的配色方案。不过，在这里我...
2019-09-03 16:13:00
1453
原创 Which cell has lowest area among hvt, lvt and svt cells?
hvt , lvt and svt all have the same area. there is a single layout done and VT layer is used to generate the other versions. This helps the chip level tools to swap the cells of different VT to achiev...
2019-09-02 23:18:32
780
原创 浮点数在计算机中的表示和存储
Floating Point Representation | Digital Logic1. To convert the floating point into decimal, we have 3 elements in a 32-bit floating point representation: i) Sign ii) Exponent iii) M...
2019-07-24 20:56:20
376
原创 matlab 如何把一组二进制序列转化成十六进制数
a %a必须是行向量a = 1 0 0 0 1 1 0 0 0 0 1 1>> b=num2str(a);>> c=bin2dec(b);>> d=dec2hex(c)d =8C3...
2019-07-11 10:26:37
11643
原创 分享一个非常好的PD后端知识库网站
http://www.vlsi-basics.com/2013/09/floorplaning-interview-questions.htmlhttp://www.vlsi-basics.com/2014/04/congestion-in-vlsi-physical-design-flow.html
2019-07-11 10:04:19
859
原创 Pwr gating vs CLK gating
Power gating is used for reducing LEAKAGE POWER by switching off power supply to the non operational power domain of the chip during certain mode of operation. Header and footer switches, isolation ce...
2019-06-04 15:07:06
462
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2012-03-05
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