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RSS订阅原创 PIPE接口
注：Order Set Block：有序集，用于保证数据传输顺序的特殊显式报文 分为（1）训练有序集，如ts1、ts2，必须连续传输，只能被SKP打断或在≥2.5GT/s时可被EIEOS中断 （2）备用协议协商：可用于跳过均衡 （3）EIOS。多lane时，所有lane必须同时传输相同的有序集类型（即，同步标头必须一致，当有序集内容不要求一致）参考：[1]Inter PIPE接口含义。
2023-09-20 20:53:17
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原创 跨时钟域CDC记录
一.跨时钟域跨时钟域指数据从clk_A时钟域输出，输入到clk_B时钟域进行工作，期中clk_A与clk_B之间相位和频率均不同。当数据从一个时钟域跨到另一个时钟域时，数据可能出现以下五种问题：1）亚稳态2）数据收敛3）数据丢失4）多路扇出5）异步复位针对，以上五种问题，以下将分别分析各种问题的形成原因以及解决方法。1.亚稳态出现原因：亚稳态时跨时钟域经常出现的问题，即就是输入到clk_B时钟域的数据很有可能不满足寄存器的建立时间和保持时间，进而发生亚纹稳态，导致A接收端寄存器输出端B
2023-01-14 10:46:11
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原创 数字集成电路基础知识一——MOS管与简单逻辑电路构成
一.基本MOS管构成基本MOS管：漏极D+栅极G+源极SPMOS当栅极G与S的Vgs小于一定值工作，源极S接电源正级（高端驱动），漏极D接电源负极，G输入低导通NMOS当栅极G与S的Vgs大于一定值工作，源极S接电源负极（低端驱动），漏极D接电源正级，G输入高导通鉴别PMOS与NMOS：箭头指向N沟道，PMOS是P沟道，NMOS为N沟道二.CMOS管及其构成简单逻辑电路2.1非门（CMOS，由PMOS、NMOS管构成的非门）（自我理解）因为MOS管的导通主要看的是Vgs两端电压，所以固定S
2020-05-22 09:37:09
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原创 FPGA记录一——亚稳态、竞争与冒险
一.理论1.1亚稳态：1.2锁存器1.3竞争与冒险竞争，指对一某组合逻辑器件，不同输入数据到达器件的时间不一冒险：指因竞争而导致非预期的输出
2020-05-16 23:20:32
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原创 Vivado HLS问题记录一：c/rtl联合仿真
使用HLS进行C仿真和运行都没问题，但无法进行C/RTL联合仿真，报错如下我也不知道为什么出现这种错，但是如果顶层函数是int类型的就可以顺利进行c/rtl联合仿真，按理说hls支持浮点运算。最后解决方法，重新安装vivado(采用的是viavado hl system edition安装，第一次是vivado hl webpack安装)，安装好后在vivado中进行了如下操作最后重新建立...
2020-05-03 16:26:32
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空空如也
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