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RSS订阅原创 verilog中定义带符号数的方式
毫无疑问运算结果就是错误的。对带符号数来源有多种，模块外部接入，模块内部运算时定义，无符号数要参与有符号数的运算等等。相对应的定义带符号数有多种方式。参与运算的变量都需要是带符号的，结果也是需要带符号的。2.第2种方式在模块内部定义。3.第3种方式在运算中强制。1.外部接口输入定义。
2024-01-20 22:02:03
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原创 verilog中运算时位宽处理
检查发现变量a运算结果不对，如果参与运算的各个量的值正确，就要考虑2个乘法运算和加法运算后数据位宽增加，变量a位宽不够造成溢出；最好的处理是定义a/b位宽时考虑移位操作对变量b位宽扩展4bit位宽。但是实际数值取值就需要用到4bit位宽，那上面的运算结果就要出错。verilog编写的代码有时会遇到运算结果不如预期的情况，此时需要考虑一下是否与位宽有关。在上面运算中，a_0的位宽等于a1位宽加上b的位宽；带符号数除了存储数值，还需要符号位，如果定义位宽时不合理，导致符号丢失运算结果也会出错。
2024-01-14 09:18:40
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原创 如何求Verdi中某个信号的均值
verdi中可以进行信号间的逻辑/数学运算，但要求一个信号在某个条件下的均值时，就不好办了。如下图中，想要获取信号model2nic_awlen[3:0]的均值，就要对它在awready & awvalid为1时先求和。在实际调试中，为获知某个场景或某些配置条件下的参数，需要对verdi中某个信号做一些处理才能得到想要的数据（如有debug逻辑提供所需数据就不需要进行后面的动作，实际上不可能每个参数都会有debug逻辑）。第一步、先将上面截图中3个信号导出到1个文件中，然后删除awvalid为0的行，
2023-09-01 21:10:34
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原创 VERILOG中的有符号数运算
相比C/C++等语言，verilog在处理带符号运算时没有那么灵活。首先需要用语法申明是带符号数，其次要扩展符号位、对加法运算扩展后的参加运算的带符号数位宽要一样。//扩展8bit符号位。8bit与16bit相乘，结果位宽需要24bit；符号位扩展方法仍然与上面一样，乘积结果仍然为24bit。//相加后位宽仍为24bit。//相乘后位宽仍为24bit。//无符号数直接扩展8bit的0。
2023-04-22 10:11:48
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原创 VERILOG中使用状态机
状态机使用好了会带来便利，可是一旦状态跳飞或条件没有考虑全，在FPGA中还好，对芯片ECO就不是那么好实现的了。对很简单的状态转换，比如1、2个状态的，用其它方式：比如if...else if ....else或者case也可以描述清楚。对有4、5种状态转换的，可以考虑用状态机了，可以很好体现状态机的优势。状态机的开发是必备技能，状态机通俗的讲就是将控制电路归纳为几种有限的状态，要求各个状态的入口条件、状态转换条件、各个状态的输入输出梳理的很清楚。如果比较复杂建议使用表格整理。
2023-04-09 16:07:51
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原创 verilog中的阻塞与非阻塞
初学verilog的同学容易搞混淆阻塞与非阻塞赋值操作。要区分的话，其实也有办法。学过数字电路的都知道时序的概念，比寄存器的操作，把D端输入用clk打入寄存器，在clk时钟上升沿采样D值，只有在时钟上升沿的下一周期的上升沿，D值才会在输出端Q上输出出来。符合这个特征的就是非阻塞赋值：always @ (posedge clk) if (!rst) dout <...
2018-07-13 22:27:50
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