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RSS订阅原创 IC设计中的悲观设定
今日看到工艺库中的负载模型这一章，突然发现项目中的工艺库中没有延时负载模型（wire_load_model）。心想，这可坏了，没有线性负载模型该如何去模拟连线的延时？这样合成出来的网表可以使用吗？赶紧问了对数字后端熟悉的同事，才得以解惑。又问了项目的老大，对IC设计的流程稍微清楚了一些。特此写下CSDN的第一篇博客，记录自己的一些理解。不一定正确，以后工作更加深入时，也许会再来修正自己的陈述。在那
2018-01-19 20:54:31
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空空如也
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