xhnmn-CSDN博客

转载 stm32串口学习

/* 在USART的发送端有2个寄存器，一个是程序可以看到的USART_DR寄存器,另一个是程序看不到的移位寄存器,对应USART数据发送有两个标志，一个是TXE=发送数据寄存器空，另一个是TC=发送结束。当USART_DR中的数据传送到移位寄存器后，TXE被设置，此时移位寄存器开始向TX信号线按位传输数据，但因为TDR已经变空，程序可以把下一个要发送的字节(操作USART_DR)写入TDR中...

2020-03-28 23:58:15 158

原创 KEIL下载键变灰色，ST-link无法下载程序

昨天在调试板子时，ST-LINK下载还是好好的，今天开始调试程序，突然发现，KEIL的下载键变成了灰色，无法下载，如下：后面仔细核对了KEIL的设置，发现也没有问题，最后才发现原来是昨晚在线仿真，设置变成了在线仿真。如下：把设置改成原来的设置--ST-LINK Debuger模式，下载恢复正常。...

2020-03-28 14:12:56 3458 1

转载 Altera特殊管脚的使用（适用全系列Altera FPGA,MSEL区别除外）-来自altera论坛

1.I/O, ASDO 在AS 模式下是专用输出脚，在PS 和JTAG 模式下可以当I/O 脚来用。在AS 模式下，这个脚是CII 向串行配置芯片发送控制信号的脚。也是用来从配置芯片中读配置数据的脚。在AS 模式下,ASDO 有一个内部的上拉电阻，一直有效，配置完成后，该脚就变成三态输入脚。ASDO 脚直接接到配置芯片的ASDI 脚（第5 脚）。2.I/O,nCSO 在AS 模式下是专用输出脚...

2018-12-15 19:45:17 4185 1

转载 verilog中assign和always@(*)两者描述组合逻辑时的差别

verilog描述组合逻辑一般常用的有两种：assign赋值语句和always@(*)语句。两者之间的差别有： 1.被assign赋值的信号定义为wire型，被always@(*)结构块下的信号定义为reg型，值得注意的是，这里的reg并不是一个真正的触发器，只有敏感列表为上升沿触发的写法才会综合为触发器，在仿真时才具有触发器的特性。 2.另外一个区别则是更细微的差别：举个例子...

2018-11-18 13:26:27 6833

转载 quartus生成的各文件含义

原文地址：quartus生成的各文件含义作者：小牛Source files (always under source control)*.bdf Schematic*.bsf Symbols*.inc AHDL include*.lai Logic analyzer interface*.mif Memory init*.ptf SOPC file (old but recomme...

2018-11-18 12:45:38 3609

转载 Quartus 2 使用错误集锦

1.Error: Top-level design entity "test" is undefined原因：顶层模块的module名没有和工程名同名解决方法：把顶层模块的 module名改成和工程名同名2.Error (10278): Verilog HDL Port Declaration error at test.v(4): input port "clk_in" c...

2018-11-06 00:03:43 8116