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RSS订阅原创 异步FIFO的实现
多bit的数据流跨时钟域处理常采用异步FIFO异步FIFO的结构框图如图所示异步FIFO的代码如下：module asyn_fifo#(parameter DSIZE = 8, parameter ASIZE = 4)( output [DSIZE-1:0] rdata, //读数据 output reg wfull, //写满 output reg rempty, //读空 input [DSIZE-1:0]
2021-08-28 20:48:39
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原创 单bit信号跨时钟域处理总结
1.电平检测从慢时钟到快时钟用触发器打两拍，降低亚稳态的影响。限制条件：（data数据变化间隔）>（慢时钟域周期）+2*（快时钟域周期）+（路径延时）确保所有数据的变化都能被采集到。2.边沿检测从慢时钟到快时钟由慢时钟域到快时钟域的边沿同步电路结构相对简单。慢时钟域的脉冲信号在快时钟域来看就是电平信号。注意跨时钟域同步的时候输出的脉冲必须是寄存器信号，如果需要被同步的脉冲是通过组合逻辑产生的，那么在同步之前一定要在本时钟域下用寄存器抓一拍。比如，clka下通过计数器产生了脉冲信号pls
2021-08-23 17:54:46
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原创 利用Xilinx FPGA进行DDR3读写控制总结(三)
修改example工程代码 由于官方产生的MIG控制核示例仿真工程太过复杂,不利于新手学习,所以对示例工程进行修改,使之适合学习以及仿真测试. 该项目完成的是先对DDR3中8个banks的前800个地址执行写操作,8个banks的前800个地址写满之后再对其中数据进行读操作. 这里需要注意的是app_wdf_data和app_rd_data的位宽,因为Burst Length为8所以这里app_wdf_data和app_rd_data的位宽为16*8=128bits.所以在ui_cl
2020-12-15 14:57:04
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原创 利用Xilinx FPGA进行DDR3读写控制总结(二)
MIG控制器概述 MIG IP核的结构如上图所示,可以看出MIG控制核主要有三个部分组成:User Interface Block, Memory Controller, Physical Layer. 而我们在利用MIG控制核对DDR3读写时需要了解并做好逻辑控制的主要是User Interface. User Interface中各信号的定义以及时序在Xilinx 的MIG用户手册(UG586)上有非常详细的描述,这里就不介绍了,因为在使用一个IP核之前还是要先学会看用户手册的. 对Use
2020-12-15 11:27:34
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原创 利用Xilinx FPGA进行DDR3读写控制总结(一)
利用Xilinx FPGA进行DDR3读写控制总结DDR3芯片结构Xilinx FPGADDR3芯片结构Xilinx FPGA
2020-12-14 22:16:49
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原创 对于阻塞赋值以及非阻塞赋值的一些理解
VERILOG时钟分频设计1.偶分频模块设计偶分频意思是时钟模块设计最为简单。首先得到分频系数M和计数器值N。M = 时钟输入频率 / 时钟输出频率N = M / 2如输入时钟为50M，输出时钟为25M，则M=2，N=1。偶分频则意味着M为偶数。以M=4，N=2为例，我们希望得到的输出时钟时序如下：...
2020-09-01 15:05:02
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原创 在vivado创建实现约束
添加引脚约束一 通过GUI实现引脚约束1.创建约束文件2.在vivado上方菜单栏layout中选择I/O Planning3.在I/O规划器底部出现“I/O ports”窗口4.在“I/O ports”中定义引脚位置和电气标准5.完成引脚约束后，按住【Ctrl+S】组合键，弹出“out of date design”对话框，单机OK按钮，退出该对话框。6.弹出“save constraints”对话框，在该对话框中，选中“select an existing file”前面的复选框，即将I.
2020-07-31 11:35:44
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8路并行的宽带低通滤波器
2022-06-22
最佳维纳滤波+盲解卷积.rar
2020-07-30
FastICA 算法
2020-07-14
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