小雨滴落落-CSDN博客

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virtio

2022-07-16 16:23:08 1754

原创 PCI Express学习篇---链路层(三)Timer及Replay Buffer计算

声明：此文章为原创，转载请注明转自ACK Latency Timer计算公式如下：Max_Paylaod_size：最大的Payload Size；TLPOverhead：包含TLP Prefix, header, LCRC, Sequence Number, STP, END,共28B；AF如下表，（其他速率下的AF见Spec Table H-4Table H-5）LinkWidth:链路宽度；Internal Delay: 19 Symbol Times for .

2021-05-30 14:00:26 3131 1

原创 PCI Express学习篇---链路层(二)ACK/NAK实例

声明：此文章为原创，转载请注明转自以下为收到ACK/NAK的例子，详细原理介绍请见上一篇博文。Device A发送Seq=3,4,5,6,7的包，Device B接收到Seq=3,4,5 good TLP后，NRS为6；当接收到seq=3的TLP时，AckNak_LATENCY_TIMER开始计数；当接收到完seq=4,5的TLP后，AckNak_LATENCY_TIMER expire； Device B发送seq=5即NRS-1的ACK包，AckNak_LATENCY_TIMER

2021-05-30 12:59:57 1064

原创 PCI Express学习篇---链路层(一)ACK/NAK协议介绍

声明：此文章为原创，转载请注明转自数据链路层是为了保障TLP包的可靠传输，尽管Spec中规定了误码率小于10^-12，但是仍然会发生错误带来一些问题，单个bit的错误会使整个数据包被损坏。速率的提升会使这个问题更加显著。为了实现链路层的保护，引入错误检测的编码---LCRC接收端需要检查LCRC是否正确，Sequence Number是否正确Receiver端通过ACK包告知接收到了正确的TLP包，通过NAK告知接收到了错误的TLP包。以下介绍实现ACK/NAK协议的组件发送端

2021-05-30 11:50:06 5245 2

原创 PCI Express学习篇---物理层LTSSM(三) Recovery.Equalization详解

声明：此文章为原创，转载请注明转自Link EQ的过程是首次进入8GT/s及以上的速率时进行的。EQ主要包含四个阶段：Phase0, Phase1, Phase2, Phase3.在TS1和TS2的格式中包含EC字段，0--Phase0, 1--Phase1, 2--Phase2, 3--Phase3下面介绍EQ过程的LTSSM状态机的跳转及TS交互当Link Training到2.5GT/s, L0状态后，硬件自动发起Speed Change到8GT/s（或者从8GT/s速率Spee

2021-05-22 22:05:31 13221 3

原创 PCI Express学习篇---物理层LTSSM(二) Recovery.Equalization基础知识

声明：此文章为原创，转载请注明转自Recovery.Equalization为Recovery子状态，用于链路均衡。为了改善High Speed（8GT/s及以上）时的信号质量，加入了Transmitter Equalization。2.5GT/s和5GT/s仅采用de-emphasis技术，为什么采用de-emphasis?由于Repeat Bits导致Transimtter Driver连续的Charge up,达到了很高的电压值，当变为0时不能达到预期的电压值，造成码间串扰（

2021-05-09 14:09:42 9879 2

原创 PCI Express学习篇---物理层LTSSM(一) Recovery子状态介绍

声明：此文章为原创，转载请注明转自物理层逻辑子层包含用于链路训练的状态机(LTSSM)如下图所示，本篇详细介绍Recovery的子状态。Recovery主要有以下几个子状态：Recovery.RcvrLock Recovery.RcvrCfg Recovery.Speed Recovery.Equalization Recovery.Idle其中，Recovery.Equalization将在下一篇博文详细介绍。Recovery.RcvrLock从L0,L0s,L1进

2021-05-07 22:56:15 13223 3

原创 PCI Express学习篇---物理层电气特性(七)CEM眼图标准

声明：此文章为原创，转载请注明转自符合CEM标准的System Board和Add-in Card必须满足以下的眼图标准。注意：以下眼图标准包含了Crosstalk.Add-in Card Transmitter Path Compliance EyeAdd-in Card Receiver Path SensitivitySystem Board相关的Eye Requirement见CEM手册。...

2021-04-28 22:47:24 3395

原创 PCI Express学习篇---物理层电气特性(六)System Jitter标准及测量方法

声明：此文章为原创，转载请注明转自此篇介绍Jitter及Jitter的测量方法。在本系列文章（二）Transmitter and Receiver Specificaton中介绍的Base Spec中的电气参数包含Jitter参数在CEM手册中的Electrical Budget章节中，另外定义了2.5GT/s 5GT/s的System Jitter的标准。当然，如果要参考CEM的System Jitter标准，PCIe必须符合CEM的Add-in Card/System Board的产品

2021-04-28 22:28:26 3332 2

原创 PCI Express学习篇---物理层电气特性(五)Receiver压力眼图测试

声明：此文章为原创，转载请注明转自Receiver Compliance Test测试方法为压力眼图测试，对压力眼图校准见上一篇，本篇介绍压力眼图校准后的步骤。下一步骤是将Receiver Under Test加入到Calibration Channel中。上一篇校准后的Replica Channel后接的是Scope（Test Equipment）然后进行后处理得到符合要求的压力眼图。现在将Test Equipment替换为Receiver Under Test,如下图：（只给出了C

2021-04-24 13:54:26 1999 1

原创 PCI Express学习篇---物理层电气特性(四)Receiver压力眼图测试校准

声明：此文章为原创，转载请注明转自

2021-04-24 13:12:40 4223 3

原创 PCI Express学习篇---物理层电气特性(三)Transmitter Compliance Test

声明：此文章为原创，转载请注明转自PHY Electrical Compliance Test分为Transmitter Compliance Test和Receiver Compliance Test.本篇介绍Transmitter Compliance Test。关于Transmitter Compliance Test Base Spec中有描述，但是描述的是针对Captive Channel的测试方法。DUT是待测试的芯片，要测试的是发送端的device pin，但是无法直接.

2021-04-24 11:15:22 8107 8

原创 PCI Express学习篇---物理层电气特性(二)Transmitter and Receiver Specificaton

此篇为介绍Base Spec中的Transmitter电气特性，下一篇介绍Base Spec中的Receiver电气特性。Transmitter Specification在Base Spec中有两个表格：Data Rate Dependent Parameters不同速率UI不同，1PPM=(1/10^6)*UI, 300PPM=(300/10^6)*UI定义了Tx PLL（Rx PLL） bandwidth和peaking，是为了控制refclk的jitter传播到发送的数据（

2021-04-22 22:37:57 3978

原创 PCI Express学习篇---物理层电气特性(一)CEM信号完整性

声明：此文章为原创，转载请注明转自

2021-04-19 22:48:48 6448

原创 Synopsys PCIe学习篇---AXI Bridge and DMA Ordering

PCIe AMBA中的Ordering Rule是否PCIe Ordering Rule?Master ChannelSlave Channel在Inbound方向P，NP，CPL通路是独立的。“must be allowedto pass” "optinally Pass"都是可以满足的强制规则只有2,5,9.5. 如果CPL为bypass时违反了PCIe Ordering Rule,但是由于系统不是Producer/Consumer模型，是可以的。2,9AMBA Br..

2021-04-17 14:57:46 4192

原创 PCI Express学习篇---PCIe Ordering Rule

针对同一TC，PCIe有一套Ordering rules.Ordering rule的作用：兼容传统的总线（PCI,PCI-X,AGP）确保Completion是确定的，顺序是可控的避免deadlock死锁通过最小化read latency和管理read write ordering以此来最大化性能和吞吐率有三种模型：Strong Ordering: 同一TC,需要采用强序（Producer/Consumer模型的前提下）。 Weak Ordering: 如果没有依赖关系（非Pr

2021-04-17 13:00:26 10302 2

原创 PCI Express学习篇---MSI/MSI-X中断

声明：此文章为原创，转载请注明转自PCIe支持传统中断、MSI中断、MSI-X中断。每个Function必须实现MSI或MSI-X，或两者同时支持。PCIe最大支持32个MSI中断，2048个MSI-X中断。以下介绍MSI中断MSI Capability Structure是PCI-Compliance的配置空间MSI Capability有四种形式： 32bit地址、64bit地址、带或不带Pending MaskMessage Control Register 包含总开

2021-04-15 22:10:28 6579 2

原创 PCI Express学习篇---Flow Control

什么是Flow control? PCIe link的每一端的port必须实现Flow Control，在一个数据包发送前，必须检查接收端有足够的空间。各个VC有独立的Flow control buffer. 一个VC满了并不会block另外一个VC.Flow control过程需要两个层次的参与，Transaction Layer包含Counter和Data Link Layer产生FC DLLP给对端。以下介绍Flow Control BufferFlow Control buffe

2021-04-15 20:54:54 5812 3

原创 PCI Express学习篇---System Reset

声明：此文章为原创，转载请注明转自PCI Express Convertional Reset: 传统复位，不包含Function Level Reset（FLR），分为Fundamental Reset和非Fundamental Reset.Fundamental Reset: 基本复位，在硬件中处理，复位整个device,重新初始化状态机、所有的硬件逻辑、Port状态和配置寄存器。注意：一种特殊情况除外，sticky的寄存器是不能被Fundamental Reset复位的，sticky寄存

2021-04-12 23:04:40 3642

原创 PCI Express学习篇---Power Management(三)

声明：此文章为原创，转载请注明转自此篇介绍L1 Substate低功耗状态。下一篇介绍L2低功耗状态。L1 PM Substate分为：L1.0, L1.1, L1.2L1.0 对应于传统的L1链路状态，前一篇已经介绍过；L1.1 比L1.0省电，保持tx common mode电压，关闭Electrical idle exit detect电路，关闭参考时钟和PLL；L1.2 比L1.1省电，关闭tx common mode电压，关闭Electrical idle exit dete

2021-04-11 20:01:54 18440 2

原创 PCI Express学习篇---Power Management(二)

声明：此文章为原创，转载请注明转自此篇介绍L1低功耗状态。下一篇介绍L1 Substate低功耗状态。以下详细介绍下进入L1状态的过程，有两种方法：PCI-PM，ASPM注：当EP和RC相连时，可以简单的理解Upstream Component=RC，Downstream Component=EP, Upstream Port (USP) =EP，Downstream Port (DSP) =RCPCI-PM方法：1) Upstream Component发送CfgWr写PMCSR的P

2021-04-10 17:11:16 6193

原创 PCI Express学习篇---Power Management(一)

PCIe的Power management（PM）分为两种：PCI-Compatible PM: 符合PCI协议的电源管理，由软件通过Configuration Requests发起;Active State Power Management(ASPM)：定义基于硬件控制的电源管理，同时定义了唤醒系统的机制，PME message机制。以下先介绍一些基本知识：PCIe 包含四种电源状态——D0,D1,D2,D3 (D3hot,D3cold)1. D0和D3是强制必须存在的状态，D1和D.

2021-04-10 15:00:59 16296 6