- 博客(9)
- 资源 (6)
- 收藏
- 关注
RSS订阅
原创 FPGA模块总结
现目前基于FPGA个人所学的模块，觉得重点难点的记录。包括：状态机、计数器、同步寄存器、边沿捕获、移位寄存器、查找表、分频时钟、串并相互转换、积分器、内部复位、三态门、ADC/DAC、矩阵按键扫描、
2019-04-25 12:36:43
3816
原创 MDIO时序图分析
这是我个人做的学习笔记，方便以后自己回顾，主要介绍时序图的分析，如有不对的地方请指教。MDIO本来是为MII总线接口定义的，MII用于连接MAC和PHY。其中MAC为主，PHY为从。（本人也不太清楚MAC与PHY具体是什么，我的理解是在FPGA中MAC相当于FPGA而PHY相当于外部的芯片），MDIO为数据总线。MDC是芯片产生的一个时序。1、在读时序的时候，通过MAC发送PHY Addre...
2019-07-30 17:11:55
6082
1
原创 八位七段数码管——学习笔记3
声明：通过学习小梅哥的笔记代码，以下是我做的仿真及总结，大神勿喷一、八位七段数码管思路： 我们要做一个八位的七段数码管，位选八位（每位16个数即2的4次方，四位数，数码管是八位，则需要输入的数据4*8=32位），段选七位。首先，八位的数码管显示，采用1ms的扫描则第一个模块需要一个分频时钟。其次，扫描位选则第二个模块是一个八位的移位寄存器。然后，32（总数据位数）/8（总共的数码管位数）=4...
2019-04-11 21:07:47
5828
4
原创 Verilog中阻塞与非阻塞赋值——学习笔记1
**阻塞赋值与非阻塞赋值的比较（RTL，时序图分析）**1、阻塞赋值（“=”）指在进程语句（initial 和 always）中，当前的赋值语句会阻断其后语句的正常执行，后面的语句必须等到当前的赋值语句执行完毕才能执行。2、非阻塞赋值（“<=”）指在进程语句（initial 和 always）中，当前的赋值语句不会阻断其后语句的正常执行。3、下列几个代码风格，可以为解决在综合后仿真...
2019-03-30 19:47:27
2065
基于FPGA信号发生器DDS Veirlog代码
2019-09-24
Verilog实现PHY芯片读写功能MDIO接口工程文件
2019-08-01
报文的测试文件.7z
2019-07-12
鸟哥的Linux私房菜基础学习篇第四版V2.0.pdf
2019-06-20
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人