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RSS订阅原创 verilog的spi实现过程中的一些想法
关于SPI的时序，麻烦就麻烦在它的极性和相位可以选择，所以我们这个时候就没有一个确定的空闲状态和采样边缘，可能是上升沿也可能是下降沿，这就使得我们没有办法像写IIC的时序一样，确定好每个时间点CLK的状态，从而来决定在什么时候给数据线赋值。IIC发送数据的例子：由于有四种状态，如果在发送数据的时候加入4种判断，务必会使得代码非常的长，过程很麻烦，在写的过程中，发现了一些简便的方法，可以很轻松的解决这些问题。SPI在发送数据的过程中，就只有两个状态，一是空闲，二就是发送状态，所以，要通过CPOL来
2020-10-02 00:26:05
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原创 在利用Verilog写状态机过程中遇到的一些小问题的总结
最近这几天自己写了一个spi的驱动，但是写的过程中遇到了不少的小问题，给我卡了最长时间的就是这个状态机跳转的问题。在经过七八个小时的不断修改下，终于可以了。可能是之前写这些时序都基本是照着别人的写的，所以有很多细节处没有注意到，今天完全独立设计一个稍微复杂一点点的时序才意识到这些细节的重要，这也是在自己的思考的解决办法和再次看了几次之前仿照着别人一些教程写的代码的一些总结。希望能在大家的学习过程中帮到大家，跳过这个坑。在写状态机的时候，状态之间的跳转常用一些标志来完成，而每个状态下，判断是否达到状态反
2020-09-30 01:56:45
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原创 关于modelsim仿真quartus的ROM的IP核问题
关于modelsim仿真quartus的ROM的IP核问题在利用modelsim仿真rom的ip核的时候，会碰到数据读不出来的情况。在网上查找了很多方法，比如将mif文件转换位hex文件啊，改变rom.v中数据文件路径啊，但是都没有作用，后来在同学的帮助下，终于找到了解决方法：在生成rom的ip核的时候，在最后一步，选择生成的文件的时候，勾选上所有的文件，这些文件中只有一个有用，但是具体是哪...
2020-04-10 21:10:02
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空空如也
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