weixin_44413306-CSDN博客

原创 FPGA实现十六进制计数器(附代码)

FPGA实现十六进制计数器

2024-04-14 20:57:24 188 1

原创 FPGA--交通灯控制系统(工程代码+原理图+管脚分配)

本次设计**目的**为设计制作一个**十字路口交通指示灯简易控制电路**，该电路实现了红灯亮表示停止，绿灯亮表示通行，黄灯亮表示等待，通过控制数码管来显示时间，红绿灯通过控制LED灯来实现。1、东西、南北两条路以**绿灯20秒**--**黄灯4秒**--**红灯16秒**的顺序，依次点亮**LED灯**。2、采用倒计时显示剩余时间，每个路口使用两个**七段数码管**来显示剩余时间。3、紧急情况下，可以通过按动**紧急按钮**，将东西、南北两方向的红绿灯都置为**红灯**。按动紧急按钮后，两

2024-04-14 20:35:45 618 1

原创 verilog 实现乒乓操作（附代码）

乒乓操作的原理简单点说就是：控制两个存储RAM1和RAM2，当数据开始存储进入RAM1时，将RAM2的数据输出进行处理；当数据开始存储进入RAM2时，将RAM1的数据输出进行处理。何时存储数据由输入数据流选择模块控制，何时输出，由输出数据流选择模块进行控制。

2022-12-02 19:53:35 2442 1

原创 verilog 四种序列检测方法总结（连续/含有无关项/不重叠/带使能信号）

分别对1、序列连续的信号检测 2、带有无关项的序列检测 3、不重叠序列检测 4、带有使能信号的序列检测进行了代码编写。

2022-11-30 11:40:46 1238

原创 FPGA verilog实现全减器

其中，A是被减数，B是减数，Ci是来自低位的借位，D是差，Co是向高位的借位。

2022-11-29 12:11:43 1245

原创 verilog 实现 8-3译码器拼接 16-4 译码器

16-4译码器相对于8-3译码器来说，区别在于：4-16对于3-8逻辑是：3-8有一块有输入，4-16就有输入（GS为逻辑或），3-8两块都没输入，4-16才没输入（EO为逻辑与），Y的选择按照优先编码器的规则，先判断高位，再判断低位。题目：使用两片8-3译码器拼接成一片16-4译码器。至此实现16-4译码器。

2022-11-29 11:28:13 1539 1

原创 verilog 实现4位并转串

题目如下：设计一个模块进行并串转换，要求四位宽d输入转到一位宽dout输出，输出valid_in表示此时的输入有效通过题目设计模块总共有五个接口：clk为时钟rst为低电平复位valid_in 表示输入有效[3:0] d 信号输入dout ...

2022-07-02 11:28:25 1660

原创 verilog 实现自动售卖机

题目如下所示：请设计状态机电路，实现自动售卖机功能，A饮料5元钱，B饮料10元钱，售卖机可接收投币5元钱和10元钱，每次投币只可买一种饮料，考虑找零的情况。电路的接口如下图所示。sel信号会先于din信号有效，且在购买一种饮料时值不变。sel为选择信号，用来选择购买饮料的种类，sel=0，表示购买A饮料，sel=1，表示购买B饮料；din表示投币输入，din=0表示未投币，din=1表示投币5元，din=2表示投币10元，不会出现din=3的情况；drinks_out表示饮料输出，drinks_out

2022-06-30 16:50:30 3835

原创 verilog 实现序列检测

使用verilog编写一个序列检测模块，可以实现固定序列的检测

2022-06-21 15:59:43 1339

原创 FPGA同步逻辑电路与异步逻辑电路的区分

同步逻辑是时钟之间有固定的因果关系，同步时序特点：各触发器的时钟全部连接在一起，并且接在系统时钟端，整个电路只有一个时钟脉冲源，因而所有触发器的状态的变化都与所加的时钟脉冲信号同步，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外界输入x有无变化，状态表中的每个状态都是稳定的。异步时序逻辑是各时钟之间没有固定的因果关系，电路中除去可以使用带时钟的触发器以外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变

2022-06-04 21:56:33 816

原创 verilog 编写4级超前进位加法器

超前进位加法器公式如下所示：Ci+1 = (Ai·Bi)+(Ai·Ci)+(Bi·Ci)=(Ai·Bi)+(Ai+Bi)·Ci;设Gi= (Ai·Bi)Pi = (Ai+Bi)则一级进位加法器公式为：Ci+1= Gi + Pi·Ci则 4级超前进位加法器各位可推出：编写两个子模块分别是一位加法器子模块以及四级进位逻辑子模块1、一位加法器子模块代码：module Add1(input a,input b,input C_in,output f,output g,out

2022-05-23 17:03:16 645

原创 openvino 下载模型时出现 “系统找不到指定路径“以及“拒绝访问”解决办法

openvino 下载模型时出现 "系统找不到指定路径"以及“拒绝访问”解决办法小白最近刚开始学习使用openvino，在下载模型时遇到如下问题：如图所示：解决办法：使用管理员权限打开cmd即可；...

2021-09-23 19:28:17 598

FPGA实现交通灯，通过vivado2018.3建立工程

FPGA实现交通灯控制。具体实现如下设计：本次设计**目的**为设计制作一个**十字路口交通指示灯简易控制电路**，该电路实现了红灯亮表示停止，绿灯亮表示通行，黄灯亮表示等待，通过控制数码管来显示时间，红绿灯通过控制LED灯来实现。题目如下： 1、东西、南北两条路以**绿灯20秒**--**黄灯4秒**--**红灯16秒**的顺序，依次点亮**LED灯**。 2、采用倒计时显示剩余时间，每个路口使用两个**七段数码管**来显示剩余时间。 3、紧急情况下，可以通过按动**紧急按钮**，将东西、南北两方向的红绿灯都置为**红灯**。按动紧急按钮后，两方向都是**红灯持续20秒**，之后恢复正常亮灯顺序。

2024-04-14

空空如也

TA创建的收藏夹 TA关注的收藏夹

TA关注的人

weixin_44413306的博客