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RSS订阅原创 IC设计技术-编写python脚本快速批量生成verilog代码(1)：使用openpyxl读取寄存器列表excel文件并构建结构化的字典
介绍如何使用openpyxl+python读取excel文件，并构建结构化的数据，为后续使用这些数据生成verilog代码做准备。
2023-11-04 13:27:00
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原创 FPGA、vivado、Verilog使用过程中的一些问题记录
2020/7/81.关于做仿真的报错今天在写完测试文件做仿真时出现以下错误：[VRFC 10-529] concurrent assignment to a non-net right_a1 is not permitted [“E:/vivado/projects/asy_LIF_model/asy_LIF_model.srcs/sim_1/new/tb_test.v”:37]经查找发现：不管子模块本身的输出是wire型还是reg型，在对子模块调用时，输出接口必须接wire 型变量。.
2020-07-08 09:40:02
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转载 ISE14.7从建立工程到将bitl流下载到板子上的全过程
ISE14.7从建立工程到下载到板子上的全过程因为要做毕设，是关于编解码的算法研究和FPGA上实现一下，所以跟老师借了块板子练习，是spartan6 系列，用vivado建工程时候发现找不到对应的芯片，查了才知道ISE和vivado支持的芯片是不一样，似乎ISE是面向稍微低端一点的芯片。这篇文章把从建立一个工程到配置到板子上的过程进行详细的介绍，对初学者的使用是够了。写博客只是作为学习过程中的一...
2020-01-11 12:53:15
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Windowscmd命令大全(最新).txt
2020-01-11
nexys3_rm.pdf
2020-01-10
datasheet162spartan6.pdf
2020-01-10
空空如也
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