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原创 乘法器（流水线结构） Verilog HDL
乘法器（流水线结构） Verilog HDLRTL代码：module mul(clk,rstn,a,b,result);input clk;input rstn;input [15:0] a;input [15:0] b;output reg [31:0] result;reg [15:0]a0,a1,a2,a3,a4,a5,a7,a6,a8,a9,a10,a...
2019-07-31 15:23:53
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原创 串口读写IIC器件 FPGA Verilog HDL
串口读写IIC器件 FPGA Verilog HDLIIC总线协议实现：`include "config.v"module I2C( clk, //system clk 50MHZ rstn, //active low data_in, data_out, sda, scl, wr, ...
2019-08-05 11:54:52
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原创 IIC（I2C)总线 FPGA Verilog HDL
IIC（I2C)总线 FPGA Verilog HDL配置文件：根据具体的IIC设备改一下时钟频率就可以产生正确的时钟波形`define SYS_CLK 50_000_000`define SCL_CLK 400_000`define COUNT_MAX (`SYS_CLK/`SCL_CLK)`define HALF (`COUNT_MAX/2 -1)`defi...
2019-08-02 14:02:16
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原创 FPGA 按键检测（消抖） Verilog HDL
FPGA 按键检测（消抖） Verilog HDLRTL代码module key(outdata,clk,rst_n,key_in); reg key_flag; reg key_state; input clk,rst_n; input key_in; output reg outdata; parameter S0=4'b0001,...
2019-08-01 15:59:25
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原创 SPI Verilog HDL
SPI Verilog HDLRTL 代码/**********************************************time:2019.07.30author: lion Aversion SPI001*************************************************/module spi(clk,rstn,rd,wr,...
2019-07-30 11:36:40
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空空如也
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