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RSS订阅原创 【Xilinx FPGA】 [DRC PDRC-179] MMCM_adv_ClkFrequency_div_no_dclk 错误解决
在UltraScale+系列板卡上使用MMCME4_ADV原语时，出现如下错误。使用MMCME4_ADV原语自己的需求是，输入100MHz时钟，然后经过MMCME4_ADV原语输出250MHz频率时钟。
2023-11-14 15:04:41
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原创 Vivado和VCS联合编译仿真问题解决
使用vivado和VCS联合编译仿真时，需要编译vivado的IP核，结果在编译的时候出现下面问题。可以看到对于verilog类型的IP，没有报错，而对于vhdl类型的IP，编译时全部报错。打开cxl_error.log后错误如下。
2023-11-08 21:58:38
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空空如也
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