天下无敌小霸王-CSDN博客

原创 TX2 NX 修改设备树--GPIO

最终生成出tegra186-mb1-bct-pinmux-p3636-0001-a00.cfg文件和tegra186-mb1-bct-pad-p3636-0001-a00.cfg文件。注意：指令里面的文件名称要与生成出的设备树名称一致，.cfg文件要与要替换的文件名称一致。

2023-08-12 12:36:13 280

将Tegra_Linux_Sample-Root-Filesystem_R32.7.4_aarch64文件夹下的内容提取到Jetson_Linux_R32.7.4_aarch64文件夹下，路径为：Jetson_Linux_R32.7.4_aarch64/Linux_for_Tegra/rootfs。解压/public_sources/Linux_for_Tegra/source/public路径下的压缩包kernel_src.tbz2（我们只需要这个文件）在NVIDIA官网下载相关文件。

2023-08-12 12:28:04 278

原创 PCIE扩频时钟及参考时钟要求

Spread Spectrum Clocking（扩频时钟）是采用一种可控的方式使系统时钟抖动以减少峰值能量的过程。主要是为了尽量减少电磁干扰(EMI)，主要应用在PCle和USB应用中。与非调制时钟相比，扩频时钟具有相对较高的抖动，应确保下游元件能够承受扩频调制带来的抖动。

2023-08-04 00:00:18 1742

原创 DDR3/DDR4理论带宽和实际带宽计算

以1600MHz主频，64bit位宽计算（公式经过简化）DDR3理论带宽 = 1600DDR3实际带宽 = 理论带宽效率 = 12.5GB/s*70% = 8.75GB/s。

2023-07-03 23:07:57 5392 4

原创 PRBS笔记

PRBS（伪随机二进制序列，也称为伪随机码）通常被用来测试高速信号的信号质量，“伪随机”也说明了该码流并不是真正的随机，而是具有特性属性，码流由“多项式”决定，具有重复周期。PRBS具有多种阶数，如PRBS7、PRBS15、PRBS31等，PRBS每个周期的序列长度为2n-1，如对于PRBS7而言，其每个周期的序列长度则为27-1。

2023-03-20 23:23:13 3232 1

原创功率电感选型

功率电感选型

2023-03-12 22:25:43 1315

原创 LPDDR4学习笔记

LPDDR4学习笔记

2022-11-01 17:10:39 1324

原创基于ZYNQ的EMIO调试UART实验

1 概述本实验基于ZYNQ，通过EMIO调试UART。2 过程记录a) 首先创建ZYNQ工程，对DDR、时钟、电源、网口等引脚分配进行配置，此步骤按照原理图配置即可（由于本实验为后续调试做基础，所以所有外设均设置）。b) 配置EMIO方式的UART。打开zynq工程的block design，在UART1后选中EMIO选项（本实验以UART1为例）。c) 检查串口波特率，本实验波特率设置为115200。d) 时钟配置。设置FCLK_CLK0输出50MHz时钟，该时钟由PS的PLL分频产生，来

2021-11-15 23:19:02 2766 2

原创基于IWR1642的WIFI通信调试

基于IWR1642平台调试WIFI模块基本信息：1.WIFI型号88W88012.驱动方式：SPI3.软件平台：CCS102021/11/2WIFI驱动已经调试完成后续调试：1.WIFI作为AP，与手机进行通信2.WIFI连接至互联网，手机数据同步。注：程序会实时更新链接：https://pan.baidu.com/s/1Evu37qut81DyP_-ByZe-9Q提取码：621q...

2021-11-02 23:37:35 302 1

原创 RapidIO PCB布线要求

阻抗互连线的设计应遵循差动对的标准做法，形成差分对的两个信号应紧密耦合。差分对的间距要大。Skew 为了最小化RapidIO通道上的skew，每个单向通道内每个道的总长度应该相等. 因为RapidIO模型是源同步的，所以总长度并不重要。最好的信号完整性是上图第三种模式Opposed。 side-by-side需要两个布线层，并且由于层之间的通道而降低了信号的完整性。以保持总长度相等。两层必须有相同的相位。最后，直角布线需要弯曲以均衡延迟，弯曲路段在增加辐射的同时降低了信号的完整性

2021-08-05 23:20:33 679

原创 Ultruscale系列FPGA如何操作配置Flash

概述在Ultruscale及Ultruscale+系列的FPGA中，SPI启动的数据线位于FPGA的bank0上，BPI启动的数据线DQ0—DQ3位于FPGA的bank0上，bank0作为FPGA的特殊分区。图1 SPI启动图2 BPI启动实现步骤在FPGA选择了SPI或BPI启动前提下，程序加载完成后再利用FLASH空余空间来存储其他数据或者远程更新镜像文件显然是很常规的操作，那么又该如何进行操作呢。根据xilinx官网相关技术资料，xilinx针对VCU108开发板进行了此技术的开

2021-07-27 23:47:05 340

原创板卡连接JTAG导致固化程序启动失败

1. 现象及原因打开VIVADO 硬件管理器，扫描FPGA器件，之后断电重启，出现间歇性启动失败（FPGA已经固化程序）。拔掉仿真器后均能正常启动。查阅XILINX官网相关资料，当出现以下三种现象时，则就有可能出现间歇性启动失败（三种现象需全部满足）。a) 使用除JTAG以外的其他启动方式b) 连接了JTAG仿真器，并在VIVADO界面中打开了Hardware Manager，现在众多VIVADO版本均会自动扫描器件（前提是板卡断电之前已经扫描过链路，并且Hardware Manager未关闭）

2021-07-26 23:29:30 1717

原创二极管分类及各类二极管概念

整流二极管整流二极管是利用PN结的单向导电特性，把交流电变成脉动直流电的半导体器件。选用整流二极管时，主要应考虑其最大整流电流、最大反向工作电流、截止频率及反向恢复时间等参数。主要参数1.IF指二极管长期工作时允许通过的最大正向平均电流。该电流由PN结的结面积和散热条件决定。使用时应注意通过二极管的平均电流不能大于此值，并要满足散热条件。2.VR指二极管两端允许施加的最大反向电压。若大于此值，则反向电流(IR)剧增，二极管的单向导电性被破坏，从而引起反向击穿。通常取反向击穿电压(VB)的一

2021-07-23 00:17:53 986

原创各类网络接口定义

OSI模型OSI模型共7层，分别为物理层、数据链路层、网络层、传输层、会话层、表示层及应用层。以下重要的兼容性接口是在物理层的体系结构中定义的。MII参考模型此接口的目的是在MAC子层和 PHY 之间提供一种简单、廉价且易于实现的互连，以实现 10 Mb/s 和 100 Mb/s 的数据传输。接口特性支持 10 Mb/s 和 100 Mb/s 速率的数据传输和管理功能。数据和定界符与时钟参考同步。提供独立的四位宽发送和接收数据路径。使用 TTL 信号电平，兼容常见的数字 C

2021-07-20 23:41:13 1809

原创 88E1512配置SGMII to copper模式的寄存器配置

88E1512配置SGMII to copper模式的寄存器配置1) setpage（0，0）//选择page02) write（0，0，0x700）//操作寄存器Copper Control Register，设置Restart Auto-Negotiation Process、Full-duplex3) setpage（0，18）//选择page184) write（0，20，0x8001）//操作寄存器: General Control Register 1，设置软复位、SGMII to Co

2021-07-20 23:03:13 2634

原创 ADC DAC时钟域杂散串扰

学习笔记之ADC DAC时钟域杂散串扰前些天定位板子的DAC杂散问题，发现时钟杂散会传递到整个时钟域，而且PLL芯片无法做到隔离，下面针对这个问题定位过程做下笔记。1. 板卡简介单板集成高速DAC（ADI的AD9176）及ADC（ADI的3200），PLL架构使用一片LMK04828+两片LMX2594（一片给ADC提供采样时钟，一片给DAC提供采样时钟），LMX2594的输入时钟由同一片LMK04828提供。2. 问题现象DAC输出1.2GH点频信号时，主频1.2GHz附近存

2021-05-01 00:19:34 3766 1

原创定位高速DAC近端杂散问题流程

定位高速DAC近端杂散问题流程1. 如何确定杂散来源直接数据频率合成器(DDS)因能产生频率捷变且残留相位噪声性能卓越而著称。另外，多数用户都很清楚DDS输出频谱中存在的杂散噪声，比如相位截断杂散以及与相位-幅度转换过程相关的杂散等。此类杂散是实际DDS设计中的有限相位和幅度分辨率造成的结果。其他杂散源与集成DAC相关——DAC的采样输出产生基波和相关谐波的镜像频率。另外，因DAC非理想的开关属性可能导致低阶谐波的功率水平升高。最后一种杂散源是在系统时钟频率的基波与任何内部分谐波时钟(例如，ADI直接

2021-04-24 19:59:30 1411

原创 FPGA之PCIE硬件分配规则

FPGA之PCIE硬件分配规则Vivado IP目录提供的UltraScale Devices Gen3 PCIe集成模块具有一定的布局限制，也就是说不是所有的Quad都可以任意组合成8X或16X的PCIE。其规则有两条：规则1：PCIe接口的line 0仅限于GTH Quad上一个时钟区域、PCI Express硬块下的相同时钟区域或一个时钟区域（以下图为例，当使用PCIE X0Y4这个PCIE block且为8X宽度pcie，其line0可以为bank233，可以为bank232，也可以为bank2

2020-08-19 23:39:51 2771

原创 Z7 JTAG故障问题定位过程

Z7 JTAG故障问题定位过程1.问题概述单板Z7使用QUAD-SPI BOOT模式，JTAG连接故障，90s后连接正常，90s连接正常后XADC显示电压及温度信息错误，且Z7的INIT_B引脚输出error code。使用JTAG BOOT模式时，可正常连接JTAG且XADC正常。INIT_B引脚输出error code2.故障分析查看相应手册，得到eFUSE如果被意外编程，则会出现此现象。3.efuse被改写问题分析只介绍重点，详细信息查看xilinx手册AR#65240如果发生以下所

2020-05-21 23:48:21 1382

原创自制XILINX FPGA JTAG下载器

自制XILINX FPGA JTAG下载器概述使用USB to JTAG协议转换芯片（FT2232H）实现，该芯片默认状态为两路RS232串口，通过更改配置实现USB to JTAG。芯片支持的协议如下所示：本次应用使用channel A作为JTAG口，channel B作为RS232串口使用。通过更改相应的配置来实现JTAG功能。EEPROM选型FT2232外挂的EEPROM使用推荐...

2020-05-01 22:23:40 10975 12

原创学习笔记之Ultrascale利用STARTUPE3读写BPI

学习笔记之Ultrascale利用STARTUPE3读写BPI1.简介Ultrascale系列FPGA的DQ0~DQ3规划到了FPGA的专用BANK0上面，而在使用BPI加载模式时， FPGA配置完成之后，BPI配置接口通常保持未使用状，态BPI FLASH剩余空间依旧可以利用。但是，DQ0~DQ3规划到了FPGA的专用BANK0上，下图展示了如何利用剩余空间的流程。步骤1：使用NOR F...

2019-11-18 23:14:08 3550 1

原创 CPS1848调节信号质量

CPS1848调节信号质量1.认定SRIO链路的信号可接受的条件如下：①、Port n Error and Status CSR寄存器（0x000158）的PORT_OK位（bit30）为1②、Port n Error and Status CSR寄存器（0x000158）的OUTPUT_ERR位（bit14）在清除以后为0，该位在上电初始其状态可能为1。③、Port n Error an...

2019-11-10 17:09:02 2569

原创学习笔记之FPGA的XADC

学习笔记之FPGA的XADC1.XADC简介XADC包括一个双12位，每秒1兆采样（MSPS）ADC和片上传感器。这些ADC为一系列应用提供了通用的高精度模拟接口。双ADC支持多种工作模式，ADC最多可以访问17个外部模拟输入通道。XADC包括多个片上传感器，支持测量片上电源电压和芯片温度。 ADC转换数据存储在称为状态寄存器的专用寄存器中。可以通过JTAG TAP访问ADC转换数据。...

2019-11-09 23:36:22 10300 2

原创 C6678之上电及复位时序分析

一、上电时序分析C6678上电时序如下图所示，时序分析如下：1、所有电源及时钟稳定（RESET、POR、RESETFULL信号初始为低）2、拉高RESET信号3、拉高RESET后，POR信号至少保持100us后拉高4、保持GPIO引脚状态有效2ms后拉高RESETFULL，继续保持GPIO引脚状态有效2ms5、最后RESETSTAT信号将拉高（该信号芯片内部驱动输出）上电时...

2019-03-12 22:21:07 5772

原创 7系列FPGA上电配置流程

一、FPGA配置引脚说明1、CFGBVS如果VCCO0连接至2.5V或3.3V，CFGBVS连接至VCCO0。如果VCCO0连接至1.5V或1.8V，CFGBVS连接至GND。建议bank0、bank14、bank15的VCCO电压一致，避免出现I/O Transition at the End of Startup（建议按照下表进行配置）2、M[2:0]模式配置引脚，按照下表进行选...

2019-03-08 22:28:23 22592 6

原创 C6678之HyperLink

1、简介HyperLink提供高速，低延迟和低引脚数通信接口，可扩展两个KeyStone设备之间基于CBA 3.x的内部事务。它可以模拟所有当前使用的外围接口机制。 HyperLink包括数据信号和边带控制信号。数据信号是基于SerDes的，边带控制信号是基于LVCMOS的。当前版本的HyperLink提供两个设备之间的点对点连接。TMS320C6678包含用于配套芯片/芯片接口的Hyp...

2019-03-05 22:34:44 2176

原创 C6678之DDR3接口

1、简介DDR3内存控制器用于连接符合JESD79-3C标准的SDRAM设备。不支持DDR1 SDRAM，DDR2 SDRAM，SDR SDRAM，SBSRAM和异步存储器等存储器类型。2、接口特性①支持JEDEC标准JESD79-3C - DDR3兼容设备②最大33位地址，8GB地址空间③支持16/32/64位数据总线宽度④CAS延迟：5,6,7,8,9,10和11⑤1,2,4...

2019-03-04 21:30:13 6668

原创 C6678之外部存储器接口EMIF

外部存储器接口EMIF一、EMIF简介及特性EMIF16模块旨在为各种异步存储器设备（如ASRAM，NOR和NAND存储器）提供接口。不支持DDR1 SDRAM，SDR SDRAM和Mobile SDR等同步存储器。C6678的EMIF接口支持：① 高达256MB的异步地址范围，超过4个片选② 8-bit和16-bit数据宽度③ 可编程周期时序④ 支持扩展等待⑤ NOR Flash...

2019-02-25 22:49:08 7661 4

原创 T2080复位时序分析

T2080复位时序分析1、T2080简介T2080具有四个双线程内核，总共八个线程。（双线程：在CPU上，双线程指的是一个CPU在物理上虚拟为两个CPU，提升了程序运行效率）。该芯片可用于数据中心，WAN优化控制器，应用交付控制器，路由器，交换机，网关，应用和存储服务器以及通用嵌入式计算系统中的组合控制，数据路径和应用层处理。芯片框图如下：单核可达1.8G主频，DDR3最高可达1866MH...

2018-12-23 23:17:31 2407 3

原创 OC门和OD门

OC门和OD门OC：集电极开路（Open Collector）OD：漏极输出（Open Drain）OC门和OD门是相对于两个器件而言的，OC门是对三极管而言，OD门是对场效应管而言。OC门电路如下所示，Input信号连接至芯片，当Vinput为高电平时，Q1导通，则Q2的基极电压为0，Q2截止，Voutput为VCC2；当Vinput为低电平时，Q1截止，Q2的基级电压为VCC1，Q2导...

2018-12-20 21:46:57 33860 7

原创 FPGA BPI加载时间计算

FPGA BPI加载时间计算1、并行NOR FLASH是存储和传输比特流的常用选项，因为x16的数据总线可提供比SPI FLASH更快的配置，此外，NOR FLASH还可提供更大的容量。BPI配置接口CCLK：该引脚是除JTAG之外的所有配置模式的初始配置时钟源。同步读取模式下CCLK必须与BPI FLASH相连接以便顺序输出数据；异步读取模式下CCLK悬空，不直接为BPI FLASH提供...

2018-12-18 23:08:55 9257 3

原创 FPGA SPI加载时间计算

FPGA加载时间计算（SPI）1、下图描述了1X或2X数据宽度的连接方式，2X模式下，master-out-slave-in (MOSI) 引脚为双向IO，同时作为数据引脚。2、下图描述了4X数据宽度的连接方式。3、FPGA采用SPI加载的注意事项上电加载过程中，FPGA和SPI Flash都要进行自检，自检完成后FPGA将读命令发送到SPI Flash以检索配置数据，此时SPI Fl...

2018-12-16 11:01:37 4384 2