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【verilog】桶形移位器组合逻辑,输入为32位二进制向量,根据方向和位移值输出循环移位后的32位结果
实现桶形移位器组合逻辑,要实现的功能如下:
输入为32位二进制向量,根据方向和位移值输出循环移位后的32位结果。例如:
输入向量00011000101000000000000000000000,方向左,位移值10,输出向量10000000000000000000000001100010;
输入向量00000000111111110000000000000011,方向右,位移植20,输出向量11110000000000000011000000001111.
顶层模块名为bsh_32,输入输出功能定义:
名称 方向 位宽 描述
data_in I 32 输入数据
dir I 1 位移方向
0:循环左移
1:循环右移
sh I 5 位移值,取值0~31
data_out O 32 输出数据
设计要求:
Verilog实现代码可综合,逻辑延迟越小越好,给出综合以及仿真结果。
2022-06-20
【verilog】快速乘法器。两个16位有符号数,输出32位相乘结果,采用Booth编码和Wallace树型结构
输入为两个16位有符号数,输出32位相乘结果。要求采用Booth编码和Wallace树型结构。
计算例子:
0110000010000000 * 1000000000000001 = 11001111110000000110000010000000
(24704) * (-32767) = (-809475968)
顶层模块名为mul_tc_16_16,输入输出功能定义:
名称 方向 位宽 描述
a I 16 输入数据,二进制补码
b I 16 输入数据,二进制补码
product O 32 输出乘积a * b,二进制补码
2022-06-20
【verilog】超前进位(Carry-look-ahead)结构的快速加法器
输入为两个16位有符号数,输出17位相加结果。要求采用超前进位(Carry-look-ahead)结构。
计算例子:
0110000010000000 + 1000000000000001 = 11110000010000001
(24704) + (-32767) = (-8063)
顶层模块名为add_tc_16_16,输入输出功能定义:
名称 方向 位宽 描述
a I 16 输入数据,二进制补码
b I 16 输入数据,二进制补码
sum O 17 输出和a + b,二进制补码
2022-06-20
verilog 跑表时序逻辑电路,通过按钮控制及数字显示,有时分秒显示,可以清零、开始和暂停
其中按钮Clear实现清零功能(任意状态按下时分秒值清零并停止计时)、按钮Start/Stop实现开始和暂停功能(若当前状态为停止则按下继续进行计时,若当前状态为计时则按下暂停计时)。
数字显示为XX : XX : XX形式,时分秒各为2位数字。对每位数字使用4位二进制编码输出表示(hr_h[3:0],hr_l[3:0] : min_h[3:0],min_l[3:0] : sec_h[3:0],sec_l[3:0])。
顶层模块名为stop_watch,输入输出功能定义:
名称 方向 位宽 描述
clk I 1 系统时钟,10 MHz
rst_n I 1 异步复位,低电平有效
clear I 1 清零按钮,上升沿有效
start_stop I 1 开始/暂停按钮,上升沿有效
hr_h O 4 时高位输出,取值0~9
hr_l O 4 时低位输出,取值0~9
min_h O 4 分高位输出,取值0~9
min_l O 4 分低位输出,取值0~9
sec_h O 4 秒高位输出,取值0~9
sec_l O 4 秒低位输出,取值0~9
2022-06-20
lghub_installer罗技软件
logitech G hub可以设置罗技鼠标键盘参数
ogitech G HUB
Logitech G HUB Software lets you customize Logitech G gaming mice, keyboards, headsets, speakers, and other devices
Why Update?
- Bug Fixes
- General stability fixes
- Other
- Microsoft Visual C++ 2019 Redistributable Update (Windows Only)
罗技官网下载地址:
https://support.logi.com/hc/zh-cn/articles/360024361233
2020-02-19
基于verilog实现pc与fpga的uart通信.zip
设计一个能进行异步全双工串行通信的模块,该模块以固定的串行数据传送格式收发数据。
基本设计要求:
(1) 每帧数据供 10 位,其中 1 位启动位,8 位数据位,1 位停止位
(2) 波特率为:9600 或 115200
(3) 收/发时钟频率与波特率之比为 16
(4) 实现与 PC 机的通信,PC 机端采用串口调试助手
提高设计要求:
(1) 模块发送的数据由 PC 端的串口调试助手接收,要求能发送数字和中文(一首古诗,在 FPGA 内采
用 ROM 的方式存储中文内码),并能进行切换;
(2) 模块接收 PC 端串口调试助手发送的 16 进制数据,可按 10 进制方式显示到 LED 上。
2020-02-16
基于verilog实现12/24 小时计时与报时等功能的时钟
设计一个能显示 12/24 小时计时与报时等功能的时钟。
基本设计要求:
(1)设计一个 12/24 小时制数时钟;
(2)利用板上数码管显示时、分、秒;
(3)利用板上按键实现时钟调整;
(4)按下时调整键,“时”迅速增加,并按 24/12 小时制(0-23 或 0-11)规律循环;
(5)按下分调整键,“分”迅速增加,并按 60 分制(0-59)规律循环;(6)按下秒清零键,“秒”清零;
(7)能利用音频接口作整点报时,从 59 分 55 秒开始报时,每隔一秒报时一次;00/00 秒时,进行整点报
时。整点报时声频率应与其他报时声频率有明显区别;
(8)具有按 12 小时模式显示与 24 小时模式显示切换的功能
2020-02-16
verilog 数组问题
2021-03-23
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