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RSS订阅原创 FPGA实现全流水arccos，arcsin，任意次开放操作
FPGA实现全流水arccos，arcsin，任意次开放操作项目背景任意次开方根操作,单浮点精度，流水线操作acos 和 asin 的计算,定点操作，流水线操作一定要关注点赞加收藏啊项目背景因为算法需要降低一直难度，所以对算法精心了调整，调整过后需要使用arccos，arcsin，三次开平方根操作，所以查找资料编写了一下IP，用于使用，希望能帮到大家，如果对你有帮助请点赞，关注加收藏啊。任意...
2020-01-02 13:53:12
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原创 (fpga)用verilog写积分函数
verilog写积分0.总体代码1. 原理1.如何进行量化，达到精度。2.如何尽可能的提高吞吐量，尽可能做到完全流水线化。仿真结果;最近听别人说了道题，打算做一下目标：x=1,x=2, y=0,f(x)=4x3+2x+3围成图形的面积，要求精度小于0.0005；原理：积分原理；0.总体代码module func_x#(parameter DATA_WITEH = 10, //数据量...
2019-10-18 16:56:11
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原创 fpga的希尔伯特变换实现
fpga的希尔伯特变换实现零.实现背景一.希尔伯特实现的基本原理2.实现1）matlab仿真1）fpga滤波器实现实现成本：fpga实现采用VIvado的FIR的IP核，零.实现背景因为今明工作项目需要使用到希尔伯特变换来处理问题，所以顺便就把设计流程和代码都整理下来，以便供他人使用。选用Xilinx的7系列板子，Vivado平台。一.希尔伯特实现的基本原理希尔伯特变换的物理意义十分简单：...
2019-09-27 20:20:50
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原创 协议篇（三）SPI的verilog实现
协议篇（三）SPI的verilog实现1.基本协议这是我配置ADC是用到的代码SPI 写入模块SPi 回读模块顶层调用文件因为是给ADC初始化，所以仿真就是给个时钟和复位，就不写了1.基本协议点击链接：SPI接口详细介绍简单来说四根线：SCK : Serial Clock 串行时钟MOSI : Master Output, Slave Input 主发从收信号MISO : Master...
2019-09-26 16:18:40
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原创 协议篇（二）I2Cverilog实现
协议篇（二）I2C零.基本协议数据发送模块仿真仿真接收模块（略），把最后的状态改为接收，三态门在这两天个状态打开并接收数据就可以了零.基本协议链接：I2C协议主器件用于启动总线传送数据，并产生时钟以开放传送的器件，此时任何被寻址的器件均被认为是从器件．在总线上主和从、发和收的关系不是恒定的，而取决于此时数据传送方向。如果主机要发送数据给从器件，则主机首先寻址从器件，然后主动发送数据至从器...
2019-09-25 15:55:15
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原创 协议篇（1）UART232串口verilog实现
协议篇（1）UART232串口verilog实现零. 协议基本内容一、UART简介二、UART的通信协议和传输时序三. 收发数据的波特率：verilog 实现（米联客代码）//发送部分//接收部分仿真零. 协议基本内容学习VC 串口编程，了解串口协议的标准是必须的，其实串口相对于其它接口（如USB接口）是非常简单的。RS232串口标准是美国EIA（电子工业联合会）与BELL等公司一起开发...
2019-09-25 10:07:44
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转载 （转）9.24知识汇总
9.24 知识汇总静态时序分析（转）分析基础原理COMS电路基础知识时钟无毛刺切换电路静态时序分析（转）分析基础原理大佬链接：1.静态时序分析2.建立时间裕量与保持时间裕量的简单理解COMS电路基础知识1.IC/FPGA笔试/面试题分析（十）CMOS门电路- COMS P,N沟道构造出的各种基本逻辑门电路：与非门，或非门，非门。其他由他们继续构造而成2.IC/FPGA笔试/面试题分...
2019-09-25 08:58:17
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转载 fifo深度计算
FIFO 最小深度计算已知条件：读写时钟速率。连续读写突发长度多少。写速度大于读速度。设定写最坏情况：背靠背写（连续两次突发连接起来）。设定读最好情况：从开始写的瞬间就开始读。链接：fifo最小深度计算以下为原问：其实很惭愧，在这之前用FIFO都是直接用IP，因为应用场景很简单，因此FIFO深度的选择也比较随意，并没想很多。今天在网上看到一个异步FIFO深度计算的题目，发现对...
2019-09-20 09:10:22
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原创 9.19 verilog学习
9.19verilog100题学习8.FPGA和CPLD的区别？9：锁存器（latch）和触发器（flip-flop）区别？10：FPGA芯片内有哪两种存储器资源？11：什么是时钟抖动？12：FPGA设计中对时钟的使用？（例如分频等）13：FPGA设计中如何实现同步时序电路的延时？14：FPGA中可以综合实现为RAM/ROM/CAM的三种资源及其注意事项？15：Xilinx中与全局时钟资源和DLL...
2019-09-19 15:45:20
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原创 9.18 verilog100题学习
抄的太多记不住了1. 什么是亚稳态？建立时间与保持时间的概念？2. 亚稳态产生的原因3.什么是亚稳态？为什么两级触发器可以防止亚稳态传播？4：系统最高速度计算（最快时钟频率）和流水线设计思想：5：时序约束的概念和基本策略？基本时钟虚拟时钟生成时钟（生成IP自动生成，只需要加物理约束就可以）时钟组1. 什么是亚稳态？亚稳态是违背了触发器的建立和保持时间而产生的。设计中任何触发器都有特定的建立和...
2019-09-18 17:14:07
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原创 9.18数电学习，（数电结束）
9.18数电学习8.半导体储存期间RAMROM双口ram和rom需要根据情况加优先级判断中断10 Verilog硬件描述语言实例8.半导体储存期间RAMXilinx中集成的36KB,18KB 不做解释//调用块状RAM硬件原语参照表 ////////////////////////////////////////////////////////////////////////// ...
2019-09-18 14:56:17
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原创 9.17数电复习
数电学习9.17门电路半导体二极管门电路TTL（双晶体管）门电路标准TTL与非门TTL与非门的电压传输特性扇出系数静态功耗TTL集电极开路门（open collector） OC门电路符号（略）线与方式输出TTL三态门COMS门电路特点CMOS与TTL比较总线缓冲器仿真注意5 组合逻辑电路特点和功能描述设计与分析组合逻辑电路分析逻辑函数的变换组合逻辑电路设计加法器1位半加器：全加器集成4位加法器（...
2019-09-17 18:39:12
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转载 9.16 异步fifo实现
异步fifo实现异步fifo实现过程fifo 性能判断异步fifo实现过程异步FIFO设计核心：格雷码+指针同步为了判断满空状态，引入最高位。为了消除亚稳态，引入了格雷码。为了判断满空状态，引入两级D触发器对指针进行同步。代码参考来自版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。本文链接：https://blog.csdn....
2019-09-16 16:51:08
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原创 9.16复习数电
9.16数电复习数制和码制几种常见进制十进制，二进制，十六进制，8进制不同数制间的互相转换几种常见的编码逻辑代数部分逻辑运算基本逻辑：与AB，或A+B，非!A,异或^, 同或,与非，mux或非等等组合逻辑运算（略）逻辑运算定律（交换，结合，分配，但是没有等价定律）基本定理和基本规则基本定理基本规则逻辑函数化简法**卡诺图化简法**卡诺图表示逻辑函数卡诺图化简法具有无关项（约束项，禁止项，任意项）的...
2019-09-16 12:24:39
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空空如也
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