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原创 Vivado HLS 第1讲 软件工程师该怎么了解FPGA架构

vivado hls系列学习笔记

2023-05-20 19:02:25 932

原创 systemverilog 2 定宽数组

一维数组int a[15];二维数组当访问越界地址时,读出的数据会是默认值,4值逻辑,如logic会返回x,2值逻辑如bit会读出0,而wire在没有驱动的时候会输出Z(高阻态)

2023-05-18 22:14:13 414 1

原创 systemverilog 001 内建数据类型logic

systemverilog内建数据类型

2023-05-10 23:41:43 621

原创 峰峰值(Vpp)与dBm的转换关系

最近对于信号源发射的信号的能量的不同表示方法进行了学习,做记录如下:其中Vpp表示峰峰值,是指一个周期内信号的最高值和最低值之间的插值,它描述的是信号值的变化范围的大小。以正弦波举例,正弦波的峰值为有效值的√2倍,峰峰值为2倍的峰值,因此正弦波信号其幅度应为Vpp/2,那么有效值是Vpp/(2√2),在50欧姆阻抗下,功率就为Vpp^2/(8*50),再转换成 dBm=10*log...

2018-10-29 09:52:22 36648 4

原创 matlab中conv、filter的使用

conv卷积运算,对于两个长度分别为n,m的序列做卷积运算,卷积结果长度时 m+n-1filter滤波运算,原理和卷积是相同的,只不过需要进行一些处理。运行下列程序,即可发现处理方法经过计算会发现在利用filter函数时,在待滤波数据尾部补阶数个0,计算结果与使用conv计算的结果一致。...

2018-10-24 10:34:49 2457

原创 Xilinx VIVADO CORDIC核的使用

一:参数配置1.选择函数的类型。包含了矢量旋转,矢量变换,正弦,余弦,双曲正弦,双曲余弦,反正切,反双曲正切和平方根的计算。2.选择cordic的结构。可选并行和串行。3.选择输出流水线类型。提供了三种,无,最优,最大。其中optimal模式实现时使用很多流水线,但是不使用附加的查找表。4.选择数据格式。有符号小数(默认),无符号小数,无符号整数。5.选择相位模式。弧度和角度。。radians的取...

2018-05-07 17:51:29 14190 2

原创 取模和求余在matlab中计算

在matlab中运行上图rem(3,-2)运行可以得到余数结果为1  mod(3,-2)运行可以得到取模结果为-1对于取余或者取模,运算的过程都是A/B = C , 模(余) = A -B*C。结果不一样的原因就是得到C的值不同引起的,对于取余,C的值向0方向靠近,也就是3除-2 等于-1.5,取余那么C就等于-1. 相应的余数就是 = 3-(-2)*(-1) = 1;对于取模,C的值向负无穷方向...

2018-05-02 17:53:33 15873

原创 卷积编码verilog实现

完成(2,1,7)编码方式 多项式为[133,171],也可以完成(2,1,5)编码方式多项式[23,35]的verilog实现对应代码中的注释的位置。相应的译码器也写已写完,后续。。。。。。。。。。。。。相关的卷积编码的基础知识请参看https://blog.csdn.net/u011639609/article/details/51476278###;`timescale 1ns / 1ps/...

2018-04-26 17:19:48 6134 2

使用vcs配合vivado进行仿真

使用vcs配合vivado进行仿真

2023-05-11

Synopsys IC软件工具安装详细步骤

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2023-05-11

VCS使用思维导图整理版

VCS使用思维导图整理版

2023-05-11

systemverilog知识点总结思维导图版

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2023-05-11

基于 FPGA 水平垂直投影法(字符分割)的实现

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2023-05-11

智能人脸识别算法及其FPGA的实现

智能人脸识别算法及其FPGA的实现

2023-05-11

PCIE笔记 xilinx 7系列

全文211页,对PCIE协议相关内容进行详细解读,包括ip使用讲解和实战

2023-05-11

AMBA-AXI总线中文详解

IC及FPGA设计必备手册,AXI4协议中文详解

2023-05-11

空空如也

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