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RSS订阅原创 vivado检查cdc
在Vivado中，可以使用Clock Interaction Report来检查时钟域交叉（CDC）问题。xdc约束文件主要是clk的约束，clk的周期、异步关系等等。vivado建立工程不在本文讨论范围之内。导入rtl文件后，建立xdc约束文件。
2024-01-03 14:42:29
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原创 quartus综合简单流程（自用）
quartus是Altera的FPGA软件，用于综合verilog代码，生成sof文件，也可转换为jic文件，使用jtag下载进altera的FPGA开发板中。
2023-12-06 20:37:37
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原创 verdi识别状态机的问题
写了一个小工程，有两个文件中分别各有一个状态机。verdi可以识别出来其中一个FSM，另外一个怎么都识别不出，一直报。
2023-11-28 09:10:35
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原创 开发新模块的一般化流程
AS：Architecture Specification，架构规格；后端方案（更改网表）：插入Buffer、在关键路径换为LVT的器件。FS：Function Specification，功能规格；DS：Design Specification，设计规格。前端方案（修改RTL代码）：逻辑前移、构造流水线；在进行修时序违例时，分为前端和后端的方案。LVT：低阈值电压，速度更快，但功耗更大；HVT：高阈值电压，速度慢，但功耗小。SVT：标准阈值电压；
2023-10-23 17:10:28
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原创 gvim批量替换
GVIM的基础操作在站内可以随便搜索到，本帖会不断更新gvim的一些进阶操作。在行选中以后，在命令行中输入。如题，GVIM批量替换。
2023-01-05 20:27:14
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原创 收房注意事项
首要核对是否取得2书1表，核对面积与实测报告面积之后，进行面积补差。其他注意事项： 门的顶部和底部是否都刷过油漆，四周是否与门框密封 窗户开关是否没有异响，外窗框上应有防堵帽 按照装修清单仔细核对，是否有未装修到位的地方 水龙头的出水是否顺畅，下水是否顺畅，排水速度是否够快。 在验房检测时，可以利用卫生纸擦拭上下水管道底部，查看是否渗水、漏水 在验房检测时，可以将冒烟的物体，放在烟道下方，查看烟上升到烟道口立即吸走 另外将冒烟的物体放到烟雾报警器附近，查看报警装置反应是否灵敏..
2021-12-22 16:03:57
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原创 数字IC常用缩略语
总线周期（Bus Cycle）：总线周期是总线时间的基本单位，就是总线时钟的频率。AHB用于：高性能、高时钟频率的系统结构。典型应用：RAM、NAND FLASH、DMA、BridgeAHB总线=AHB Master + AHB slave + Infrastructure（依载器+数据多路选择器+译码器+地址多路控制选择器）HSIZE[2:0] 0~7分别对应比特位序0 1 2 3 4 5 6 7传输位宽8bit 16 32 64 128 256 512 10242^32^4
2021-12-22 15:34:33
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原创 BMC理解
BMC平台管理（platform management） 平台管理是对系统硬件进行各种管理，监控和调节。比如通过监控系统的电压、温度、风扇等等，来将系统调节到能达到的最佳状态，以保证系统能够稳定运行。 也可以通过复位来进行硬复位。 同时，还存有各种log文件，用以debug问题。以上的这些功能集成到一个控制器上来实现，这个控制器就是基板管理控制器（BMC，Baseboard Manager Controller）。 BMC独立于系统上的其他硬件，如CPU、MEM等等模块。 BMC本身也是一个
2021-12-13 15:44:34
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原创 SDIO简要笔记
SDIOSDIO是通过SD的外围引脚I/O来连接外部设备。SDIO的传输模式有以下3种：①SPI mode 标准的SPI模式②1-bit mode cmd line、1 data line、clk line、irq line③4-bit mode cmd line、3 data line、 clkSDIO也可以读取MMC内存，SD的MMC mode就是读取MMC卡的一种模式。类似于SPI mode，但是具体速率有区别：MMC的spi mode 最大速率20Mbit/sSD的 spi mo
2021-12-08 17:06:15
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原创 verilog读入txt文件
system verilog读入txt文件sv利用系统函数读取txt文件本目录下需要存在data_in.txt，才能读入该文件。data_in.txt存储的数据利用 空格 或者 回车 隔开，这两种都可以识别。$fopen打开文件函数$feof 读取文件末尾（end of file）$fscanf扫描读取的数据到指定数组。如图所示，除了fclose，每个函数都有各自的句柄，这是为了方便后期使用该函数。......
2021-12-03 14:42:47
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原创 verdi显示数组设置
IC设计中verdi显示数组设置默认情况下，verdi是显示数组的。默写特殊情况下，verdi不会显示数组信号的值具体设置如下：4行是生成fsdb波形；5行是生成包含几层波形文件；6行是显示之前不能显示的数组信号...
2021-12-03 11:03:10
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原创 ncsim仿真参数设置
makefile脚本运行ncsim仿真仿真器为irun如图所示，下图为自动makefile运行ncsim和verdi的脚本nc相关：上图中，notimingchecks和nospecify为rtl仿真设置参数，为ideal情况。override_timescale 需要和后续的timescale使用，在这里设置以后，tb里面就不用加了，就算加了以后，这边也会覆盖tb内部的timescale设置。verdi相关：define为代码内部的宏定义开关ssf 指定需要加载的fsdb波形文件ssw
2021-12-03 10:54:21
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原创 SV数组设置
sv 组合数组与非组合数组组合数据：信号名定义在位宽的右侧如：wire [0:3] a; //一维数组wire [0:3][0:7] b; //二维数组b占据的地址空间是连续的32bit组合数组不能使用边界位宽来定义如以下这样是错误的wire [4] c； //这是一个错误的定义方式，这样的定义只允许在非组合数组中出现非组合数据：信号定义在位宽的左侧如logic a [4];logic b [4][8];或者是logic a [0:3];logic b [0:3][0:7];
2021-10-14 13:57:51
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原创 linux log显示
linux系统在显示终端log的同时记录文本log首先可以使用tee --help 来查看 tee的基本用法个人使用举例如下所示[option] | tee -a xx.log会产生对应的log的同时，会在teminal打印出log信息。PS：只为 记录自己使用过程中的一些需求。...
2021-05-13 15:16:43
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原创 vncserver的端口设置
vncserver的开放端口设置适用系统：centos 7 (6应该也是可以用的)vncserver直接安装就可以了。准备工作终端输入：firewall-cmd --list-all可以查询到已打开的port新增firewall的port：firewall-cmd --zone=public --add-port=5902/tcp --permanent注：5901为默认最开始的端口号，若vnc打开输入的ip：1,那么和ip：5901是同一端口，–permanent意思就是永久生效
2020-07-23 22:03:36
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原创 vim十字显示的设置
vim设置分享一下自己的在linux下的vim的设置文件.vimrc其中 最想分享的是vim十字显示的方式如图magic自己没有试出来什么效果十字显示是line 12 ~15 都需要的。如果只有12，13，设置出来的效果就是下划线的样子。239是0到255配色的中间值。个人比较喜欢239，个人爱好，随便设置自己喜欢的颜色。...
2020-07-23 21:41:54
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AXI总线应用解释中文版
2022-11-17
asyn_syn_fifo.pdf
2020-07-23
asyn-syn-fifo.pdf
2020-07-23
空空如也
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