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RSS订阅原创 ZYNQ 7系列FPGA的复位方式及其用法
XC7Z100这款FPGA有多个专用管脚PROGRAM_B_0、PS_POR_B和PS_SRST_B，复位管脚定义如下图Program_B只影响PL，它会初始化PL，PL需要重新加载，如图1所示。Program_B信号由高到底变化时，可以初始化PL，PL初始化时定义INIT_B管脚，初始化完成后，该管脚作为浮高开漏处理。PS_POR_B是整个芯片最高级reset（Power-on Reset），通俗点来说，就是整个芯片都会复位。PS支持外部上电复位信号。上电复位是整个芯片的主复位。此信号复位设备中能
2021-04-08 18:14:22
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原创 FPGA程序前仿真和后仿真问题处理
问题一：综合前仿真正常，但是综合后仿真模块没有输出。如下图：（data和start为输入信号，crc和done为输出信号），testbench里将reset时间增大到100ns（原先为20ns），后仿真的输出正常了！这个问题和全局复位脉冲GSR（Global Set/Reset）有关。当创建一个test bench时，GSR脉冲会自动出现在后仿真中，它会使得所有寄存器在仿真的前100ns保持在复位状态。如果使用ICAP原语，则GSR脉冲将会持续1.281us。全局三态网络Global 3-State
2021-04-03 09:21:41
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原创 Vivado 时序分析Net Delay很高的解决办法
某项目时序分析结果如下，显示Net Delay为10.728ns，导致时钟slack值为负。其中所有的时钟信号在图2中所示。根据违例的路径进行分析，这条路径实际上没有逻辑延迟，但是有一个巨大的网络延迟。可能是由以下几点引起的：信号传输中可能有太大的扇出，导致一些信号距离驱动源端太远；布线位置不合理-目标位置距离源位置太远；由保持时间违规造成。如果在信号传递中存在跨时钟域路径，而这些路径又未经跨时钟处理（FIFO/RAM）等，时序分析工具将这些路径视为正常路径进行处理，这些信号往往具有很大的时钟偏移，从
2021-04-02 10:11:15
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DESIGN LEVEL PARAMETERIZATION IN KACTUS2.pdf
2022-10-18
高速数据连接不仅仅是硬件.pdf
2021-02-19
TI bus solutions.pdf
2021-02-19
New-TIA-standard-enables-multipoint-LVDS.pdf
2021-02-19
空空如也
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