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RSS订阅原创 Altera常见IP核的仿真注意要点
（1）FIR滤波器的IP核 功能仿真需要的是*.v文件和*.vo文件 例如在sim文件夹当中：（2）NCO数控振荡器 功能仿真需要的是*.v文件和*.vo文件和初始化的HEX文件 例如在sim文件夹当中：...
2021-07-09 16:06:38
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原创 MSK调制解调的技术文档
参数设定： 主时钟clk=16MHz，数据速率Rb=1Mbps，中心载波Fc=3Mhz，传号载波fL=2.75Mhz,fH=3.25MHz,调制度h=(fH-fL)*Rb;NCO的相位累加字宽度N=32，环路宽度Bloop=28；K=1.1781,Wn=150Khz,Tdds=12/fs;T=1/16M;信源产生信源采用的PN伪随机序列，周期为4095，采用12bit寄存器+反馈构成，速率为1Mbps，采用1MHz的时钟生成。参照《基于VerilogHDL的通信系统设计—陈曦》P1...
2021-07-09 16:05:14
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原创 4.user_IP使用用户自己封装的IP
在PS中使用用户自己封装的IP（1）建立并封装纯PL的IP核建立一个纯PL的工程，在工程中添加自己编写的Verilog模块；创建IP只需要.v文件，不需要做管脚分配；（2）tools--->创建和封装新IP选择封装当前的工程，包含.xci文件；在工程设置中，添加自定义IP的工程目录，到IP仓库中---->apply---->OK；上述的Display name即为IP的封装名称；该名称可以用于搜索；（3）到此自定义IP封装完毕（4）在另外目录，创建PS侧
2021-07-09 15:55:55
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原创 GPIO之EMIO的使用
EMIO使用总共4个bank，除了bank1为22bit以外，其他的bank均为32bit，也就是说：MIO=bank0+bank1=32+22=54bit，即有54个MIO可用；EMIO=bank2+bank3=32+32=64bit，即有64个EMIO可用；（1）创建硬件指定EMIO为4，即使用前4个EMIO，即EMIO54,55,56,57；同时需要指定bank0和bank1的电压；配置板上晶振为50Mhz，同时PLL输出为100Mhz的主频；顺便设置DDR的参
2021-07-09 15:51:03
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原创 三段式状态机分析和模板
（1）条件满足时的非阻塞赋值，延时一个1clk有效；例如上面的，当条件满足：crt_state==shift && bit_cnt==4'd0时候，在下一个clk时刻，shift_data就为in_data的值；（2）使用状态机实现并串转换（8bit并行数据，取最低位0bit输出）（3）三段式状态机的模板A.首先要进行状态定义，第一段为，不断更新现态，每个clk将次态赋值给现态；B.第二段为组合电路，现态在一定的触发条件下，得到次态；第二段为纯组合..
2021-07-09 15:44:25
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原创 FPGA中双向IO端口的应用
FPGA 是现场可编程门阵列的缩写,它是在PAL,GAL 及 EPLD 等可编程器件的基础上发展起来的。FPGA 具有速度快、密度高、功耗小的特点。采用 FPGA 芯片进行专用集成电路设计,既可以解决定制电路缺乏灵活性的不足,又可以通过相关的软硬件环境掌握芯片的最终功能,提高一次设计的成功率,所以,目前 FPGA 在电子设计中已被广泛使用。同时,由于 FPGA 经常要和外部存储器及 CPU 进行数据输入输出交换,而利用双向端口的设计来进行数据交换可以成倍地节省各自的引脚资源。双向端口顾名思义是一种...
2021-07-09 15:38:04
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原创 2ASK的调制解调仿真
2ask调制解调的仿真首先输入二进制的bit流，0、1数据，定为1010—1110循环；参照《调试解调的FPGA和MATLAB实现》的ASK调制一节注意：每个模块的变量是signed还是unsigned，以及FIR滤波器的输入是signed还是unsigned。没有输出：（1）位宽不一致；（2）端口变量名错误，和内部不一致；（3）wire型输出的前一级reg没有赋值给output的wire；...
2021-07-09 15:33:52
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原创 PCB入门时候的错误归纳（第一次PCB走线）
（1） 错误一在原理图中的电气连接，一定要出现红叉，否则不算电气连接：如下图：（1） 错误二相同的网络标号，代表电气连接，放置NET网络标号的时候，也要注意，出现红叉才算电气连接（1） 错误三制作原理图库的时候，手工绘制原理图元件，注意，引脚的叉号向外（否则全部错误）：（1） 错误四制作原理图库中的元件的时
2015-06-23 20:08:56
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翻译 刚刚在看52单片机和GPS通信程序的时候，看到了一个函数，absacc.h，貌似从来没有遇到过，百度了一下，结合自己的理解，整理如下： http://blog.sina.com.cn/s/blog_4
刚刚在看52单片机和GPS通信程序的时候，看到了一个函数，absacc.h，貌似从来没有遇到过，百度了一下，结合自己的理解，整理如下：http://blog.sina.com.cn/s/blog_4f8cdc9e0100g1qp.html 《51单片机keilC中头文件absacc.h作用》http://apps.hi.baidu.com/share/detail/716779 《
2015-06-09 14:13:02
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原创 quartusII报错（Error (10170): Verilog HDL syntax error at sdram_control.v(152) near text "'h"; expect）
Error (10170): Verilog HDL syntax error at sdram_control.v(152) near text "'h"; expecting ";"对于.v文件内部定义的参数parameter 在引用的时候要带`号；例如：定义的parameter如下parameter asize=23; //总地址宽度；parameter dsize=1
2015-06-01 11:12:50
100883
原创 quartus II 报错（Error (10839): Verilog HDL error at sdram_params.v(30): declaring global objects is a）
Error (10839): Verilog HDL error at sdram_params.v(30): declaring global objects is a SystemVerilog feature///////////////////////////////////////////////////////////////////////////////////////////
2015-06-01 11:07:16
21603
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原创 quartusII综合报错（Error (10133): Verilog HDL Expression error at lcd_display_wsfeng.v(37): illegal part）
quartusII综合报错（Error (10133): Verilog HDL Expression error at lcd_display_wsfeng.v(37): illegal part）Error (10133): Verilog HDL Expression error at lcd_display_wsfeng.v(37): illegal part select of un
2015-05-28 21:42:31
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原创 quartusII综合报错（Error (10028): Can't resolve multiple constant drivers for net "txd_cnt[3]"）
出现这个错误的原因在于，在不同的always逻辑块中，对同一个reg变量进行了赋值。在多个alwasy逻辑块同时并行工作的时候，会出现冲突。解决的办法就是，对于一个变量，只在一个always块中，进行赋值。例如我的代码中，分别有2个always块，内部分别对同一个变量进行的赋值smp_cnt,txd_cnt,txd_state;在另外一个always中同样赋值在不同
2015-05-27 15:06:29
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转载 Modelsim 一个错误记录： # ** Error: (vsim-3601) Iteration limit reached at time 29605 ns.
# ** Error: (vsim-3601) Iteration limit reached at time 29605 ns.表示： 在运行的过程中，有一个迭代的次数超过限制了。网上有说： Simulate -> Runtime Option Iteration Limit 改大，这个值默认是 5000， 一般 5000 还有问题，那就是别的问题了。例如：always
2015-05-26 21:30:57
9388
原创 FPGA中modelsim仿真出错（ Error: (vsim-3601) Iteration limit reached at time 55445 ns.）
有时候在用modelsim做仿真的时候，会出现这个错误：Error:(vsim-3601) Iteration limit reached at time 55445 ns.翻译一下，就是，在55445ns的时候，超出了迭代的限制。一般modelsim的迭代限制为5000次。可以看到，默认的设置为5000次一般认为出现这种错误，是因为在代码里面出现了回环，通常是组合
2015-05-26 21:24:09
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原创 quartusII中用Verilog实现移位的几种方式
在Verilog中实现一个去除直流的模块，其中输入的数据，分两路：一路进入4096的延迟连，进行延迟；另一路进入4096点的求和，右移除以4096的取平均值模块；最后将延迟后的输入点，减去均值，即为去除直流后的值。延迟方法（1）：采用延迟方法（2）：采用integer配合FOR语句，行数比较少，但是integer不能综合，只能用来仿真。延迟方法（3）采用一维寄存
2015-05-26 11:28:38
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原创 求教，为何同一个模块，单独仿真有输出，和别的模块一起仿真就没有输出呢？
为何我写了一个模块，单独仿真的时候，有输出，但是把它和别的模块一起仿真是，没有输出呢？明明一直都是有输入的啊单独仿真的输入输出：和别的模块一起仿真的时候，就成红色，没有输出了： 可能是什么回事呢，单独仿真和联合仿真，输入口都是有数据的啊
2015-05-24 21:29:44
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原创 采用GUI编译xilinx的库文件
在设计的功能仿真时，ModelSim需要知道这些元件或IP的仿真模型。而且即使我们的设计没有直接使用Xilinx预先提供的元件或IP，在进行时序仿真的时候，ModelSim仍然需要知道Xilinx FPGA内部元件的仿真模型。因此，根据ModelSim仿真库的策略，我们可以将Xilinx提供的HDL仿真模型编译成一个资源库，这样我们在作不同的设计的时候，就可以直接使用相同的资源库.
2014-11-11 10:08:09
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原创 给大家一个下载modelsim_se_10.1c各个版本的地址！！！！！
http://www.csit-sun.pub.ro/ise/Mentor_Graphics/
2014-11-10 22:24:52
12684
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原创 synplify pro 201203分享下载
Crack下载地址：链接：http://pan.baidu.com/s/1kTp5OH5密码：3ufsSynplify pro 下载地址：链接：http://pan.baidu.com/s/1kTl2eO3密码：saes
2014-09-04 09:04:26
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原创 由DSP builder转战System Generator的第一个实例
由于本人之前DSP builder的破解问题没有解决，到目前还没有jie'jue
2014-07-10 20:00:05
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转载 关于在DSPbuilder下含有MegaCoreFunction的模块无法保存问题的解决办法
DSPbuilder是Altera公司提供的一种算法级的FPGA开发工具，主要是用来快速实现DSP算法并可以在Matlab的Simulink环境下进行系统级的仿真。如果你需要用FPGA来实现一个通信系统，那么我强烈建议你研究一下DSPbuilder这个软件（Altera的是DSPbuilder，Xilinx的是SystemGenerator，功能类似，不同的厂家而已），相信你一定会为它强大的功能而
2014-07-09 18:54:18
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转载 dsp builder破解小结（转自：xms462201898的专栏）
未来FPGA应用方向可能的两个发展方向就是dsp builder和system c。毕竟基于RTL级的FPGA代码编写太复杂太繁琐。（个人理解）。本人从事FPGA方向的专门学习以及有三年的时间，小有入门，仍是学的忘，忘了学。所以写下小结为以后复习打个保障。像安装步骤来破解步骤了都是最低级的入门级的东西，但真的很容易忘，并且再次安装就会很麻烦。所以写个小结非常必要。以前用dsp builder总是破
2014-07-09 09:07:56
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IC学习笔记1.7z
2020-06-01
《FPGA/CPLD应用设计200例》5
2014-12-28
《FPGA/CPLD应用设计200例》4
2014-12-28
《FPGA/CPLD应用设计200例》3
2014-12-28
FPGA/CPLD应用设计200例2
2014-12-28
FPGA/CPLD应用设计200例1
2014-12-28
Altium PCB元件库，用来画一些常见的PCB
2014-07-21
Crack_dsp_builder_11.1
2014-07-12
Xilinx FPGA开发实用教程_[田耘 着][清华大学出版社][2008][625页].part3
2014-07-10
Xilinx FPGA开发实用教程_[田耘 着][清华大学出版社][2008][625页].part1
2014-07-10
Xilinx FPGA开发实用教程_[田耘 着][清华大学出版社][2008][625页].part2
2014-07-10
新手学嵌入式LINUX-韦东山老师作
2014-03-03
如何用FPGA将RJ45网络信号转换为单端串行数据
2015-03-07
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