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约束管理器是一个交叉的平台，以工作簿和工作表的形式在 Cadence PCB 设计流程中
用于管理所有工具的高速电子约束。约束管理器让你定义、查看和校验从原理图到分析到
PCB 设计实现的设计流程中每一步的约束。可以使用约束管理器和 SigXplorer Expert 开发电
路的拓扑并得出电子约束，可以包含定制约束、定制测量和定制激励。
本培训教材描述的主要是怎样在约束管理器中提取约束，并且约束如何与原理图和
PCB 的属性同步。本教材的内容是约束管理器、Concept HDL 和 PCB Design 的紧密集成的
集锦。
所谓约束就是用户定义的限制条件，当在板上走线和放置元件时会遵守这些约束。电子
约束（ECSets）就是限制 PCB 上与电行为有关的对象，比如可以设置某个网络最大传输延
迟为 2ns。
2019-11-28
OrCAD_Capture_CIS原理图设计教程
在工程管理器中，project.dsn是数据库文件，它包括SCHEMATIC1和Design Cache两个文件夹。SCHEMATIC1文件夹中保存原理图的各个页面，PAGE1就是创建工程后默认在此文件夹中创建的一个新页面，双击PAGE1即可打开它的原理图编辑页面；在原理图编辑窗口放置元件后，Design Cache文件夹中就会自动出现该元件的名称路径等信息，这时数据库中的元件缓存，利用该缓存能够对整个设计中的某种元件进行批量替换或更新，使用非常方便。
3. 绘制原理图
2015-09-11
时序优化实验部分
我们提到特性阻抗的时候，通常很少考虑它与频率的关系。其原因在于，特性阻抗是传输线的一个相当稳定的属性，主要和传输线的结构也就是横截面的形状有关。从工程的角度来说，把特性阻抗作为一个恒定量是合理的。说实话，搞了这么长时间的SI设计，还没碰到需要考虑特性阻抗变化的情况。
2013-04-21
电源完整性设计详解
首先按看一下对信号发射端的影响。当一个快速上升的阶跃信号到达电容时，电容快速充电，充电电流和信号电压上升快慢有关，充电电流公式为：I=C*dV/dt。电容量越大，充电电流越大，信号上升时间越快，dt越小，同样使充电电流越大。
2013-04-21
空空如也
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