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RSS订阅原创 repeat语句 及 赋值语句说明---verilog HDL
repeat语句用阻塞赋值语句，与用非阻塞语句产生的结果差别非常大，此文主要介绍相同情况下使用两者产生的不同结果，方便按照需求选用合适的赋值语句。
2023-01-05 16:36:29
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原创 AXI-DMA 连接pl与ps时，丢数
PL给ps侧传输数据时，出现丢数的现象，现象如下图：一般刚开始不久后丢一部分数，后续数据正常。经过多日排查，发现此问题是在block design中将dma-ip-core的tready信号拉到ila中观测导致的，将此信号的external pin删除，信号传输正常，无问题。...
2022-05-11 18:22:20
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原创 AXI-DMA ip 使用
参考：利用ZYNQ SOC快速打开算法验证通路（4）——AXI DMA使用解析及环路测试 - 没落骑士 - 博客园实现PS与PL的高速数据传输，需要利用PS的HP接口通过AXI_DMA完成数据搬移。AXI DMA主要包括Memory Map和 Stream两部分接口，前者连接PS子系统，后者则连接带有流接口的PL IP核下图为直接寄存器模式（Simple DMA）...
2022-05-06 11:29:49
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原创 vivado工程有多个synth_1、synth_2或者impl_1,impl_2
在有多个runs的情况下，选中要运行的行为，右键点击Make Active。Design Runs在window目录下。
2022-04-26 18:04:28
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原创 vivado仿真出现问题：Failure: ERROR:add_1 must be in range [-1,DEPTH-1]
在进行 fir IP核仿真时出现的问题。解决方法：将滤波器的所有输入（此处为tdata / tvalid）均配置默认数据。此问题出现的原因：没有给ip的输入赋值，导致ip核运行出问题。
2022-04-15 14:11:02
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原创 zynq7000 PL读写DDR3----实验笔记
环境：vivado2018.3芯片： xc7z100ffg900-2本实验参考资料主要来源：https://www.eefocus.com/antaur/blog/17-08/423773_0818c.html实验目的：将ADC接收的数据先存入DDR3，待PS端读取完成后，再存入一批。1、工程规划DDR芯片的管脚是绑定到Zynq的DDR接口上的。而Zynq系统的这个DDR总线接口有是链接在其内部“Memory Interfaces”中的“DDR2/3,LPDDR2 Con..
2021-03-23 18:06:28
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原创 PL-PS 接口说明
这里写自定义目录标题UARTM_AX_GP0FCLK_CLK0FCLK_RESET0_N如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能，丰富你的文章UML 图表FLowchart流程图导出与导入导出导入UART串口。属于FIXED_IO-MIO[53:0]。用于打印信息。M_AX_GP0属于PS和PL间的接口。附带时钟M_AX_G
2021-03-12 10:24:34
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原创 CDCE62005 EVM Software使用记录：生成时钟
配置620052、填写上需要生成的时钟频率，然后点击Calculate，右侧的result frequencies会自动计算能否给出，如果可以给出，点击Apply即可。3、可以看到62005给出4个对应的时钟，点击红色选框的三角，可以更换时钟类型。...
2021-01-20 15:54:19
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原创 matlab I路为X轴，Q路为Y轴
rxi=csvread('D:\3_FC02_9009\MATLAB_code\FC9009_3g5_1024_rx1i.csv');rxi=rxi(:,2);%相当于rx(1:end,2:2)rxq=csvread('D:\3_FC02_9009\MATLAB_code\FC9009_3g5_1024_rx1q.csv');rxq=rxq(:,2);plot(rxi,rxq,'ro'); %红色圆点xlabel('x轴'),ylabel('y轴'),grid on...
2020-11-20 14:51:44
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原创 vivado XDC / ISE UCF 约束文件
1、CLOCK_DEDICATED_ROUTEvivado XDC：set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets {clk_wiz_0/inst/clk_in1_clk_wiz_0}]ISE UCF：PIN "inst_clkgen/clkout1_buf.O" CLOCK_DEDICATED_ROUTE = FALSE;
2020-10-29 15:09:01
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原创 GT高速串行接口使用记录
本项目使用V7(GTH)和Z7(GTX)，线速率为6.144G，已实现互通。曾遇到的问题：（PCB布线出现问题）1、P/N极性有的接反了。解决方法：接反的部分，添加极性翻转控制即可。2、GT接口同一对的RX和TX与另一板卡连接出现错位。例如V7的RX0与Z7的TX1连接，但是V7的TX0与Z7的RX3连接。解决方法：定义管脚是，只能成对定义，就像V7的RX0/TX0，Z7的TX1/RX1，即便XDC定义Z7的TX1/RX3，编译后查看管脚也是失败的。可以多定义一组，把要用的那一组的接受发送都包
2020-10-23 15:07:36
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原创 Out-of-Context Module Runs
[IP_Flow 19-4067] Ignoring invalid widget type specified checkbox.Providing a default widget解决方法：可以忽略此warning，但最好删除出现此问题的IP核，重新生成。
2020-07-31 15:28:16
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原创 [IP_Flow 19-3805] Failed to generate and synthesize debug IPs.
问题原因：路径太长了解决方法 ：把工程的路径改短
2020-06-09 11:06:52
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原创 名词解释----个人理解
编译：把代码翻译成电脑能识别的机器语言（把用高级程序设计语言书写的源程序，翻译成等价的机器语言格式目标程序）。预处理：在编译之前进行的处理。在源程序中这些命令都放在函数之外， 而且一般都放在源文件的前面，它们称为预处理部分。所谓预处理是指在进行编译的第一遍扫描(词法扫描和语法分析)之前所作的工作。当对一个源文件进行编译时， 系统将自动引用预处理程序对源程序中的预处理部分作处理， 处理完毕自动...
2020-01-17 11:11:50
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原创 LTE带宽
LTE中支持的最大带宽为20MHz，协议中采用了1200个子载波（100*12），有效带宽为12*100*15KHz=18MHz。实际中最近 IFFT点数的需要，离1200最近的是2048点，因此在发送端需要做的是2048点的IFFT，那如果是这样的话相当于在原来对应于1200个子载波 的复信号中补了848个点（也许是补的0，具体怎么操作我没有仔细研究过），那这样的话真正的带宽不应该是15KHz...
2020-01-17 11:11:23
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原创 VIO虚拟输入/输出
在ISE工程中，如果需要实时观察FPGA内部信号，需要借助Chipscope。Chipscope是一款在线调试工具，通过JTAG口，在线实时读取FPGA的内部信号。Chipscope中常用的调试IP有ICON核、ILA核、VIO核。Chipscope利用ICON核通过FPGA的JTAG端口与内核通信；ILA核可以用来观察FPGA内部信号；VIO核不仅可以观察信号，还可以将外部输入信号传到F...
2020-01-17 11:11:03
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原创 vivado自定义IP核 & 调用
生成IP核1. 准备好要用来生成ip核的模块。2.Tools —> Create andPackage IP —> Package your current project —> IP location
2020-01-17 11:10:46
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原创 ISE/Vivado 常见问题
Port connections cannot be mixed ordered and named：模块后面多加了逗号。
2020-01-17 11:09:40
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原创 FTW 频率调谐字
频率调谐字（FrequencyTuningWord）AD9912是直接数字频率合成器（DDS），具有集成的14位数字到模拟转换器（DAC）。一个48位的AD9912特征频率调谐字（FTW），可以合成步骤的大小不大于4μ赫兹的频率。调谐：调节一个振荡电路的频率使它与另一个正在发生振荡的振荡电路（或电磁波）发生谐振。振荡电流是一种大小和方向都随周期发生变化的电流，能产生振荡电流的电路就叫做...
2020-01-17 10:50:18
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原创 单位
SPSSPS(sample per second，每秒采样次数)，是衡量模数转换（ADC）时采样速率的单位。采样率定义为对输入信号的采样频率，采样率不仅表示模数转换器的转换速度，同时也决定了系统可处理信号的带宽范围。注意：采样速率和转换速率的区别，模数转换是先采样再转换，采样速率小于等于转换速率的采样才是有意义的。类似的单位有KSPS（每秒采样多少千次）、MSPS（每秒采样多少兆次）等。...
2020-01-08 14:56:17
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pg007_srio_gen2
2018-04-04
PL2303_Prolific_WINDOWS_DriverInstaller_v1.14.0.rar
2018-02-07
空空如也
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