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RSS订阅原创 vcs报错
VCS Error-[NYI-NS] Not Yet ImplementedThe following feature is not yet supported:Replacing interface cell in logical library not yet supported.添加`ifndef ****`define ****....`endif
2022-01-07 17:11:26
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原创 risc-v指令集
RISC-V指令集R TYPEADDADD rd, rs1, rs2 //x[rd] = x[rs1] + x[rs2]SUBSUB rd, rs1, rs2 //x[rd] = x[rs1] - x[rs2]SLLSLL rd, rs1, rs2 //x[rd] = x[rs1] << x[rs2]SLTSLT rd, rs1, rs2 //x[rd] = signed x[rs1] < x[rs2]SLTUSLTU rd, rs1, rs2 //x[rd
2021-07-27 21:07:01
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原创 fpga测试流程
一、安装vivado与ise14.7二、打开ise命令行模式，执行下面的命令获得xdlrc文件，生成的文件如下图所示xdl -report -pips <part> // part为具体芯片型号，例如xc7a100tfgg484
2021-05-21 15:54:25
3358
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原创 synopsys软件安装
在centos7安装synopsys2018软件export LM_LICENSE_FILE=/home/tools/synopsys/license/license.datexport SNPSLMD_LICENSE_FILE=/home/tools/synopsys/license/license.datexport SYNOPSYS=/home/tools/synopsysexport SCL_HOME=/home/tools/synopsys/scl/scl/2018.06-SP1exp
2021-04-24 16:17:04
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原创 FPGA实现CortexM3内核
参考使用CMSDK搭建CortexM3SoC手把手教你搭建基于Cortex-M3的专用SoC首先从arm官网 https://silver.arm.com/browse/AT421下载CortexM3的评估版IP，下面图片为文件内容，m3内核位于\m3designstart\logical\cortexm3integration_ds_obs\verilog\cortexm3ds_logic.v使用CMSDK创建AHB总线矩阵<?xml version="1.0" encoding="i
2021-04-01 12:04:32
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原创 FPGA图像处理
一、RGB2GRAY转换算法RGB图转灰度图公式为Gray=R×0.299+G×0.587+B×0.114Gray = R\times0.299 + G\times0.587 + B\times0.114 Gray=R×0.299+G×0.587+B×0.114一般地，在FPGA中采用用整型移位的方式进行计算。不同的整型值大小对应不同的转化精度，2位至20位的精度转化公式如下：Gray=(R×1+G×2+B×1)>>2Gray=(R×2+G×5+B×1)>>3Gray=
2021-03-03 20:18:18
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原创 HDLBits记录（五）
记录在HDLBits上做的题目,如有错误，欢迎指正。HDLBits记录(一): 1 Getting Started and 2 Verilog Language.HDLBits记录(二): 3 Circuits / 3.1 Combinational Logic.HDLBits记录(三): 3 Circuits / 3.2 Sequential Logic.HDLBits记录(四): 3 Circuits / 3.3 Building Larger Circuits.HDLBits记录(五): 4
2021-01-25 13:59:40
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原创 HDLBits记录（四）
记录在HDLBits上做的题目,如有错误，欢迎指正。HDLBits记录(一): 1 Getting Started and 2 Verilog Language.HDLBits记录(二): 3 Circuits / 3.1 Combinational Logic.HDLBits记录(三): 3 Circuits / 3.2 Sequential Logic.HDLBits记录(四): 3 Circuits / 3.3 Building Larger Circuits....
2021-01-24 18:13:44
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原创 verilog常用程序块
led闪烁`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Module Name: led闪烁// Additional Comments: 无//////////////////////////////////////////////////////////////////////////////////module led( in
2021-01-23 15:58:29
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转载 批量将EXCEL转为PDF
通过vba将excle批量转为pdfSub EXCELtoPDF() Dim MyPath As String, MyName As String Dim isPrintHideSheet MyPath = ThisWorkbook.Path & "\" MyName = Dir(MyPath & "*.xls") '将需要打印的表格放在代码表格同目录下，取文件名 isPrintHideSheet = Range("H12"
2020-11-01 10:21:00
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原创 vcs_lab_2006_lab3 Debugging with DVE
测试一个FIFO1、编译并仿真vcs -debug -f run1.f simv仿真结果出现错误Read 4444 from FIFOFAILURE: Empty flag missed at time 250000000000.000 ps. Exiting test.time = 260000000000.000 ps$finish called from file "fifo_tb.v", line 72.$finish at simulation time 2610000000
2020-10-20 21:37:19
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原创 vcs_lab_2006_lab2 VCS Debugging Basics
实验文件中存在bug，通过仿真找到并修改Part A 为通过在源文件中插入系统函数，然后仿真并观察输出结果定位bugPart B 为通过 UCLI 定位bugPart A1、运行下面的命令，发现仿真出现错误vcs -f adder.f -R输出为00，实际应为02***ERROR at time = 25750 ***a = 01, b = 01, sum = 00; cin = 0, cout = 02、在 testbench 中添加系统函数，在原来代码的26行插入$displa
2020-10-18 23:31:18
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原创 vcs_lab_2006_lab1 VCS Simulation Basic
通过上面的设计熟悉VCS的仿真过程，整个实验分为三部分。编译加法器源文件生成仿真文件仿真8位加法器在terminal中显示仿真结果，判断加法器是否正常工作Part A中，所有源文件都在工作目录中Part B中，源文件在工作目录和库文件目录中Part A : 两步仿真lab1/parta文件中包括 fa.v, add4.v, add8.v, addertb.v 四个文件1、在parta文件夹中执行下面的命令开始编译vcs fa.v, add4.v, add8.v, addertb.v.
2020-10-18 21:02:06
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原创 python中常用的模块
1 randomrandom.random() 返回 [0.0, 1.0) 范围内的下一个随机浮点数。random.uniform(a, b) 用于生成一个指定范围内的随机符点数，如果a > b，则生成的随机数n: a <= n <= b。如果 a <b， 则 b <= n <= a。random.randint(a, b) 用于生成一个指定范围内的整数。其中参数a是下限，参数b是上限，生成的随机数n: a <= n <= b。a必须小于等于
2020-08-23 11:43:52
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原创 C++学习(一)
一、配置VSCode编译运行C/C++参考下面的链接Visual Studio Code 如何编写运行 C、C++ 程序？ - 谭九鼎的回答 - 知乎
2020-08-20 10:31:27
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原创 python学习(一)
python学习记录一、变量和数据类型python有五种数据类型Numbers（数字）String（字符串）List（列表）Tuple（元组）Dictionary（字典）1 数字数字数据类型用于存储数值。 a = 1 b = 2共有四种数字类型int（有符号整型）long（长整型[也可以代表八进制和十六进制]）float（浮点型）complex（复数）2 字符串字符串或串(String)是由数字、字母、下划线组成的一串字符。 a = 'abcde'Pyth
2020-08-17 16:14:37
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原创 HDLBits记录（三）
记录在HDLBits上做的题目,如有错误，欢迎指正。目录3 Circuits3.2 Combinational Logic3.2.1 latches and Flip-Flops3 Circuits3.2 Combinational Logic3.2.1 latches and Flip-Flops
2020-07-29 16:41:56
374
原创 HDLBits记录（二）
记录在HDLBits上做的题目,如有错误，欢迎指正。目录3 Circuits3.1 Combinational Logic3.3.1 Basic Gates3 Circuits3.1 Combinational Logic3.3.1 Basic Gates1 wiremodule top_module ( input in, output out); assign out = in;endmodule2 GNDmodule top_module ( ou
2020-07-26 17:07:37
305
原创 HDLBits记录（一）
https://hdlbits.01xz.net/wiki/Main_Page1 Getting Started1.1 Getting Started (Ouput one)module top_module( output one )// Insert your code here assign one = 1`b1endmodule1.2 Ouput zeromodule top_module( output zero);// Module body starts after s
2020-07-22 17:35:02
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原创 Matlab手写数字识别
‘’’cleartrain0 = double(imread(‘C:/Users/dell/Desktop/python/test/test25.jpg’));train0 = train0 ./ 255;%conv kernelkernel = [0.23837255 0.13503729 0.36219826;0.58485323 1.312958 0.7465721;-0....
2020-02-26 20:25:44
1381
原创 BRAM的使用
通过Vivado使用Block Memory Generator(8.4) IP核并利用PL端读取BRAM数据软件环境：Vivado 2018.3IP核：Block Memory Generator 8.4(Rev.2)1、点击IP Catalog2、搜索”Block Memory Generator“双击选择RAMs & ROMs & BRAM下的IP核3、配置IP...
2020-01-09 14:56:35
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原创 FPGA串口通信
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Engineer: ian// // Create Date: 2019/11/30 14:51:50// Design Name: uart// Module Name: ua...
2019-12-15 15:03:35
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原创 linux基本操作
命令模式i 切换到输入模式，x 删除当前光标所在处的字符：切换到底线命令模式输入模式HOME**/**END 移动光标到行首/行尾Page Up/Page Down 上/下翻页Insert 切换光标为输入/替换模式，光标将变成竖线/下划线ESC 退出输入模式，切换到命令模式底线命令模式q 退出程序w 保存文件...
2019-12-15 14:06:37
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原创 从colab下载训练完成的模型权重文件
1、保存权重model.save_weights('weight_tf_savedmodel_h5', save_format='h5')2、下载文件from google.colab import filesfiles.download('weight_tf_savedmodel_h5')3、下载完成的文件可用HDFView打开软件下载链接：https://pan.baidu.c...
2019-12-15 13:56:47
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原创 The simulation of wujian100
The simulation of wujian1001、Get Started1.1 make a directory named Projectmkdir Projectcd Project1.2 clone the wujian100_opengit clone https://github.com/T-head-Semi/wujian100_open.git orgit ...
2019-12-10 21:39:47
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原创 时序约束
所有的时序约束都是要告诉编译器，我的时钟和数据要满足怎样的关系，然后交给编译器去计算最糟糕的情况下能不能满足条件，还差多少ns就会不满足条件。主时钟主时钟通常由两个来源：（1）板级时钟通过输入端口进入设计；（2）GT收发器的输出管脚（如恢复时钟）。主时钟必须与一个网表对象相连，该对象代表了所有时钟边沿的开始点，并且在时钟树中向下传递。也可以说，主时钟的源点定义了0时刻，Vivado靠此来计...
2019-12-03 10:30:07
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原创 zynq学习之点灯
点亮一个LED，控制LED亮灭每秒钟翻转一次1、硬件（1）LED灯LED灯电路如下图所示，IO口输出高电平时，LED灯亮，输出低电平时，LED灯灭。（2）时钟输入开发板有两个时钟输入，使用50MHz时钟2、创建Vivado工程（1）点击“Create New Project”，弹出建立新工程的向导，点击“Next”。（2）在弹出的对话框中输入工程名和路径，注意路径中不能有中...
2019-12-02 22:05:28
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原创 Matlab调用python
基本步骤1 在进入Matlab后,首先在主窗口点击 设置路径,添加python的安装目录(选择“添加并包含子文件夹”),就可以自动添加python目录下的路径。或者通过以下命令也可实现。pyversion \python解释器路径打开MATLAB, 输入pyversion, 结果如下>> pyversion version: '3.7' execut...
2019-12-02 21:42:55
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空空如也
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