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VHDL学习笔记Verilog元素VHDL元素VHDL用法备注moduleentityentity xx is port(a:in <type>; b : out <type>)；end entity xx;用于声明一个模块，模块名字与文件名要一致，用于定义外部表象模块体architecturearchitecture yy of xx isbeginend architecture yy；用于描述一个模块的主体，其中可以包括p
2022-04-26 17:15:01
252
tiff_程序说明在主文件头部注释中.zip
输入图像为16bit的一维数组，保存为TIFF图像，程序由VS2010编写，压缩包内为整个工程，以及测试用的二进制文件。编译运行后会在测试文件目录下产生输出TIFF图像。头文件和依赖库已经添加完成，程序注释完整。
2020-05-25
空空如也
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