shinco3006的专栏

介绍和讨论基于FPGA的硬件技术实现分组加密算法时所采用的4种结构 及其性能.同时对5种AES侯选算法的软件实现和FPGA实现的结果和性能进行比较分 析.

数字滤波是语音与图像处理和模式识别等应用中的一种基本的数字信号处理部件。文中提出了一种采用FPGA器件并利用窗函数 实现线性FIR数字滤波器的方案,使用Xilinx公司的XCS10 FPGA器件设计了一个8阶8位FIR滤波器,阶数和位数以及滤波器特性均可方 便地更改。

Designing DUC and DDC functions can be achieved easily with FPGAs. Engineers, however, need to know how to leverage the silicon architectures and system-level tradeoffs that result in the lowest cost implementation. Significant area savings can be achieved with careful choice of clock speed and evaluation of different filter architectures to realize the same function.

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Verilog
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帮助工程师设计的FPGA电子书，以VHDL 或者Verilog 语言来表达设计意图、以FPGA 做为硬件载体、以计算机为设计开发工具，以EDA 软件为开发环境、以SoC、IP 等为综合设计的方法。

根据短波接收机对自动增益控制(AGC)电路的增益调节范围的要求，本文从AGC的基本原理和实现方法出发，给出一种前馈式数字AGC算法。讨论了该算法的设计结构和各个参数的设置方法，并给出了用FPGA实现该算法的技巧。仿真结果表明，该算法使复杂的数字式AGC可以很容易的实现，并且节省了硬件资源。

Stratix® II, Stratix, Stratix GX, Cyclone™ II, and Cyclone devices have dedicated architectural features that make it easy to implement highperformance multipliers. Stratix II, Stratix, and Stratix GX devices feature embedded high-performance multiplier-accumulators (MACs) in dedicated digital signal processing (DSP) blocks. DSP blocks can operate at data rates above 300 million samples per second (MSPS), making Stratix II, Stratix, and Stratix GX devices ideal for high-speed DSP applications. Cyclone II devices have embedded multiplier blocks for DSP. In addition to the dedicated DSP blocks, designers can also use the Stratix II, Stratix, and Stratix GX devices’ TriMatrix™ memory blocks to implement high-performance soft multipliers of variable depths and widths. For example, designers can useTriMatrix memory blocks as lookup tables (LUTs) that contain partial results from multiplication of input data with coefficients. Cyclone II and Cyclone devices have M4K memory blocks which can be used as LUTs to implement variable depth/width high-performance soft multipliers for low cost, high volume DSP applications.

A/D转换器的量化噪声、丢失位、谐波失真以及其他非线性失真特性都可以通过分析转换器输出的频谱分量来判定。 确定由上述这些非线性特性所引起的转换器性能的下降并不困难，因为这些都呈现为A/D转换器的输出噪声中的一些杂散频谱分量以及背景噪声的增加。

Chapter 5, SDRAM Controller with Avalon Interface ■ Chapter 6, DMA Controller with Avalon Interface ■ Chapter 7, PIO Core With Avalon Interface ■ Chapter 8, Timer Core with Avalon Interface ■ Chapter 9, JTAG UART Core with Avalon Interface ■ Chapter 10, UART Core with Avalon Interface ■ Chapter 11, SPI Core with Avalon Interface ■ Chapter 12, EPCS Device Controller Core with Avalon Interface ■ Chapter 13, Common Flash Interface Controller Core with Avalon Interface ■ Chapter 14, System ID Core with Avalon Interface ■ Chapter 15, Character LCD (Optrex 16207) Controller with Avalon Interface ■ Chapter 16, Mutex Core with Avalon Interface

用FPGA实现抽取滤波器比较复杂，主要是因为在FPGA中缺乏实现乘法运算的有效结构，现在，FPGA中集成了硬件乘法器，使FPGA在数字信号处理方面有了长足的进步。本文介绍了一种采用Xilinx公司的XC2V1000实现FIR抽取滤波器的设计方法。

为了支持多媒体业务的传输，第三代移动通信WCDMA系统采用了独特的编码复接方案，同时也加大了系统复杂度，并引入了较长的处理时延。速率适配算法是业务复用方案的核心算法。本文具体提出了在FPGA中进行模块合并、产生凿孔图样进行比特积攒搬移的实现方案，缩短了处理延时，大大提高了系统的处理能力。

异步FIFO介绍在现代的集成电路芯片中，随着设计规模的不断扩大，一个系统中往往含有数个时钟。多时钟域带来的一个问题就是，如何设计异步时钟之间的接口电路。异步FIFO（First In First Out）是解决这个问题一种简便、快捷的解决方案。使用异步FIFO可以在两个不同时钟系统之间快速而方便地传输实时数据。在网络接口、图像处理等方面，异步FIFO得到了广泛的应用。 异步FIFO是一种先进先出的电路，使用在需要产时数据接口的部分，用来存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本文介绍解决这一问题的一种方法。

在数字系统设计中，分频器是一种基本电路。分 频器的实现非常简单，可采用标准的计数器，也可采 用可编程逻辑器件来实现一个整数分频器。分频器通 常用来对某个给定频率进行分频，得到所需的频率。 在某些场合下，用户所需要的频率与频率时钟源不是 整数倍关系，此时可采用小数分频器进行分频。

法使用了一个RF矢量信号分析仪(如NI的PXI-5661)来记录实时的GPS信号并将其连续的IQ路数据存入文件.