TC_zyq-CSDN博客

Vivado2017.4运行时出现找不到VCOMP140.DLL，无法继续的报错报错内容如下：之前运行Vivado2017.4，没有出现过此类情况，上网查询后明白是安装了VC++(我安装的是Microsoft Visual Studio 2010)软件后将该文件整丢失了。整理了网上的解决方法：1.直接将VC++软件卸载后重新安装2.缺失的文件是VC++2015安装文件里的，在\vivado\2017.4\tps\win64目录下有一个vcredist_x64的应用程序，双击会显示下图，点

2022-03-18 14:14:32 1730 4

原创 ZYNQ-7020 Linux Bug

Can’t find default configuration"arch/x86/configs/xilinx_zynq_defconfig"! bug的解决方法最近在进行ZYNQ7020开发板–Linux下通过GPIO实现字符设备驱动的调试中遇到的这个bug。通过查询相关资料，知道了这个问题是Makefile中没有设置好架构，当Makefile没有指定架构时，会使用host机架构。需要对Makefile文件进行修改。将250行左右的编译指令重新设置，设置如下：将语句　　ARCH

2022-01-20 18:37:16 1188

原创 Vivado2017.4上实现FFT，使用FFT IP核

Vivado2017.4上实现FFT，使用FFT IP核在进行FFT实现前，当然需要提前了解一下快速傅里叶变换（FFT）的基本概念和基础知识啦！一、快速傅里叶变换（FFT） FFT是一种DFT的高效算法，称为快速傅立叶变换（fast Fourier transform）。傅里叶变换是时域一频域变换分析中最基本的方法之一。在数字处理领域应用的离散傅里叶变换(DFT：Discrete Fourier Transform)是许多数字信号处理方法的基础 [1] 。 FFT基本上可分为时间抽取法和频率

2022-01-20 18:33:48 7285 6

原创 Simulink中如何向运算模块输入可控变量

Simulink中如何向运算模块输入可控变量我们知道Simulink具有适应面广、结构和流程清晰及仿真精细、贴近实际、效率高、灵活等优点，并基于以上优点Simulink已被广泛应用于控制理论和数字信号处理的复杂仿真和设计。同时有大量的第三方软件和硬件可应用于或被要求应用于Simulink。所以更好的利用好Simulink这个强大的工具非常重要。作为初学者，学习和运用的过程中会遇到很多问题，通过此记录的方式能够很好的加深自己的印象，也可以给有需要的初学者提供帮助。比如：当我们在封装子模块时，子模块

2022-01-20 18:33:28 7831

原创 Ubuntu下安装Qt5.7.1时，编译安装失败解决( ./build.sh: source: not found)

Ubuntu下安装Qt5.7.1时，编译安装失败解决在Terminal中键入./build.sh，回车安装编译脚本时出现错误提示 ./build.sh: source: not found 通过查找资料发现，如果在Ubuntu系统下运行含有source命令的shell脚本时，出现source: not found错误，原因可能是shell的解释器不是bash，需把shell的解释器更改为bash。更改方法：首先，在Terminal下执行ls -l /bin/sh命令，如果得到结果/bin/sh -&

2021-10-13 23:05:44 860

原创 Ubuntu下卸载Qt5.7.1时，出现卸载停顿，进度条一直不动的情况解决

Ubuntu下卸载Qt5.7.1时，出现卸载停顿，进度条一直不动的情况，卸载Qt时有两种方法，一种是直接找到Qt5.7.1的安装目录，双击MaintenanceTool，然后按步骤卸载即可；另一种是通过Terminal使用命令卸载。当用Terminal使用命令卸载时，出现了permission denied的提示语，可知是权限问题。于是在输入卸载命令前加入sudo，即sudo ./MaintenanceTool便成功卸载掉Qt5.7.1...

2021-10-13 22:39:32 1129

原创 Ubuntu 64 Vivado下开发板检测小bug

Ubuntu下Vivado安装完成后，尝试将7020开发板连接到虚拟机中，通过Vivado的Open Hardware Manager观察FPGA芯片是否导入成功。Auto Connect后提示以下错误：由错误提示可知没有检测到FPGA芯片的存在，先检查USB2.0等JTAG线是否连接完好，连接没有问题。但错误信息中明确提示检查电缆连接，目标板是否已通电。于是重新连接一遍JTAG和电源线后解决问题。...

2021-08-24 17:14:44 394

原创 ZYNQ_7020开发板调试Bug：Could not find ARM device on the board for connection ‘Local‘.解决方法

作为一名FPGA开发板、嵌入式学习的新人，我最近入手了一块Xilinx公司的ZYNQ_7020系列的开发板。在学习过程中，遇到了一些调试Bug，下面给出了遇到的问题及解决思路和方法。我在进行实验测试过程中遇到的问题如下：提示我在开发板上找不到用于连接“本地”的ARM设备；使用ARM DAP无法进行任何操作。首先，我怀疑是用‘USB 2.0 高速数据线’连接开发板和PC端过程中出现了问题。于是根据思路进行检查，连接好‘USB 2.0 高速数据线’后，打开PC端的计算机管理器中的设备管理器，发现在其他设

2021-07-30 19:47:15 8189 3

原创 FPGA学习——HDBLBits网站刷题笔记整理（8）

算术运算电路(Arithmetic Circuits)半加器（Half adder）半加器是实现两个一位二进制数加法运算的器件。它具有两个输入端(被加数A和加数B)及输出端。是数据输入被加数A、加数B，数据输出S和数(半加和)、进位C。A和B是相加的两个数，S是半加和数，C是进位数。所谓半加就是不考虑进位的加法。真值表如下：题目：创建一个半加器。半加器将两位相加（不带进位），并产生一个求和和进位。答案：module top_module( input a, b, output

2021-07-29 18:30:55 498

原创 FPGA学习——HDBLBits网站刷题笔记整理（7）

多路选择器多路选择器是数据选择器的别称。在多路数据传送过程中，能够根据需要将其中任意一路选出来的电路，叫做数据选择器，也称多路选择器或多路开关。题目1：创建一个1bit的2-1多路选择器。当sel=0时，选择a。当sel=1时，选择b。答案：module top_module( input a, b, sel, output out ); assign out = sel?b:a;endmodule题目2：创建一个100位宽的2-1多路选择器。当sel=0时，选

2021-07-28 16:26:44 445

原创 FPGA学习——HDLBits网站刷题笔记整理（6）

组合逻辑：基本逻辑门Wirewire线型的基本描述已在笔记整理（1）中给出了。题目：实现输入与输出的连接。答案：module top_module ( input in, output out); assign out = in;endmoduleGND（接地）题目：实现将输出接地。答案：module top_module ( input in, output out); assign out = in;endmoduleNO

2021-07-27 18:39:16 814

原创 FPGA学习——HDLBits网站刷题笔记整理（5）

Verilog的更多功能三元条件运算符对于条件表达式b ? x : y，先计算条件b，然后进行判断。如果b的值为true，计算x的值，运算结果为x的值；否则，计算y的值，运算结果为y的值。一个条件表达式绝不会既计算x，又计算y。Verilog中有一个三元条件运算符很像C语言，这可以用于在一行中根据条件选择两个值中的一个，而不用在组合always块中使用if-then。题目：给定四个无符号数，求最小值。无符号数可以与标准比较运算符(a <b)进行比较。答案：module top_module

2021-07-23 08:25:18 669

原创 FPGA学习——HDLBits网站刷题笔记整理（4）

程序组合逻辑always模块always模块有两种：组合：always@(*）时序：always@(posedge clk)组合逻辑always模块和assign模块赋值是等价的，使用哪一种完全看哪一种更为方便。always模块内可有更丰富的状态，如if-then,case等，但是不能有连续赋值语句assign。assign赋值语句的左边一般为wire型，always赋值语句的左边一般为reg型。always是一个过程块，后面通常接@再接敏感列表。时序逻辑，一般写作always@(posedg

2021-07-21 10:24:44 589

原创 FPGA学习——HDLBits网站刷题笔记整理（3）

模块：层次结构1、模块模块是Verilog中基本单元的定义形式，是与外界交互的接口。模块的定义必须是以module开始，endmodule结束的。module与endmodule中间，即模块内部一般有5个部分，分别是变量声明、数据流语句、行为级语句、低层模块例化及任务和函数。这几部分在模块内部都是任意出现的，但在使用变量之前必须先声明。2、端口伴随模块的还有端口，端口是模块与外界交互的接口，必不可少。对模块进行调用只能通过端口连接进行。端口列表和声明可以合在一起使用，也可以分开使用，见下代码，两

2021-07-17 17:51:33 527 2

原创 FPGA学习——HDLBits网站刷题笔记整理（2）

Verilog 继承了C语言的多种操作符和结构，与硬件描述语言VHDL相比，代码更简洁，更易上手。二、向量部分当位宽大于1时，wire型或reg型便可声明为向量的形式。例如：wire [99:0] my_vector; //声明100bit位宽的线型变量my_vectorreg [3:0] x; //声明4bit位宽的寄存器x1、向量声明type [upper:lower] vector_name;type是指向量的数据类型，通常为wire型或reg型。如果声明的是输

2021-07-16 17:18:13 487

原创 FPGA学习——HDLBits网站刷题笔记整理(1)

Verilog HDL是目前应用最广泛的硬件描述语言，它可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合、仿真和分析等。一、基础部分1、模块（module）module是Verilog HDL中的基本单元，它代表一个基本的功能块，用于描述某个设计的功能或结构，类似于C语言中的函数。在编写Verilog代码时，module和endmodule是时刻绑在一起的，即是一段代码以module开始，以endmodule结束。wire 线型reg 寄存器型2、wire主要用以构成信号间的

2021-07-15 19:22:57 1753 3

原创 FPGA学习——Vivado2017.4安装教程

为方便大家正常学习，提供了Vivado2017.4软件的安装及破解教程，供大家参考。Vivado2017.4软件安装包百度网盘下载链接：链接：https://pan.baidu.com/s/1h08muAV-8IZIcByxa3udiQ提取码：asdv1、Vivado2017.4安装包下载解压完成后，如下图所示，Linux系统执行蓝色框线（xsetup），Windows系统双击执行红色框线（xsetup.exe）：（整个安装及破解步骤是按顺序进行的）2、点击Next。3、三个选项框都选，然后

2021-07-14 20:27:53 14829 5

opencv-python-4.5.4.60-cp36-cp36m-win-amd64.whl

2024-05-06

基于HTML的登录注册界面代码

2024-05-06

pycharm2017安装包

pycharm2017 64位安装包，提供个便捷通道。

2024-04-26

Visual-studio-workplace

2024-04-26

ZYNQ7020（黑金）纯verilog驱动4.3寸RGB接口TFT液晶屏（AN430）显示彩条

2022-12-26

Python Turtle库绘制的小黄脸表情包头戴白帽

Python Turtle库绘制的小黄脸表情包头戴卡塔尔王子白帽，只有六个表情，可直接运行，也可根据自己的需求直接修改。

2022-11-30

python实现的烟火秀，开场有倒计时加上背景音乐，然后是烟花秀（包含多种烟花绽放形状）

python实现的烟火秀，开场有倒计时，然后是烟花秀（包含多种烟花绽放形状），python环境下都可运行，采用了pygame、random、math、time等库。其中的背景音乐、背景图片可自行加载更换，这里没上传。这是没有加字幕的版本，可自行在适当的位置通过pygame.font.Font.render("显示的文字内容",False,(255,255,255))一行代码显示，其中的（255,255,255）为文字在屏幕中显示的位置。最后，该代码是在别人的基础上修改添枝加叶的，有需要的课下载。

2022-11-21