- 博客(6)
- 收藏
- 关注
RSS订阅原创 FPGA驱动ESP8266 WiFi模块
ESP8266ESP8266首次使用需要烧录固件吗？一般8266芯片出厂会自带固件的，假如没有或者版本比较老，可以按照下面的方法更新一下固件。烧写固件教程链接测试ESP8266首先，将ESP8266通过USB->TTL与电脑进行连接如果是官方的ESP8266模块，接线方式如下：.........
2022-05-17 15:51:44
2730
1
原创 FPGA驱动0.96寸OLED (SPI方式)
7脚OLED依次有引脚：GND、VCC、D0、D1、RES、DC、CS七个脚模块接口定义：GND 电源地VCC 电源正（3～5.5V）D0 OLED 的 D0 脚，在 SPI 和 IIC 通信中为时钟管脚D1 OLED 的 D1 脚，在 SPI 和 IIC 通信中为数据管脚RES OLED 的 RES#脚，用来复位（低电平复位）DC OLED 的 D/C#E 脚，数据和命令控制管脚CS OLED 的 CS#脚，也就是片选管脚verilogmodule oled_display( .
2022-04-13 16:52:13
2796
3
原创 FPGA Verilog 按键与LED组合设计
用点亮4盏LED灯；4盏LED灯在1秒内轮流点亮，即每盏LED灯的点亮时间是250毫秒；一个轮流完成后，用一个4位的加法器累加LED循环的次数；即当每一轮第四盏LED熄灭后，将这四盏LED灯改为同时点亮，显示出加法器中的16进制的数值，点亮时间为2秒；加法器的数值从0~F循环module key_test(clk,rst_n,light,key); input clk; input rst_n; input key; output reg[3:0] light;.
2021-10-27 11:50:09
556
原创 FPGA Verilog寄存器模块及testbench代码
异步清零寄存器工作原理：CP 不为上升沿，且 RD=1 时,寄存器输出保持不变。CP 上升沿，且 RD=1 时,输入端 D0-D3 送寄存器，Q0-Q3 输出等于输入，并 保持此数据直到下一个时钟沿到来。RD=0 时, 异步清零。寄存器模块代码：module hardreg(d,clk,clrb,q); input clk,clrb; input[3:0] d; outp...
2020-04-02 10:27:49
7585
原创 使用Docker启动tomcat服务器
很久之前学习了Docker容器化技术，为防止遗忘，用博客的方式记下当时所学。1.从docker仓库中拉取镜像 docker pull tomcat2.查看docker下载的镜像内容 docker images3.启动Tomcat docker run --rm -d --name tomcat-8080 -p 8080:8080 -d tomcat -i:保持和doc...
2020-03-30 20:36:35
1003
原创 Python安装Django时出现out with exit status 1: python setup.py egg_info Check the logs for full command
在Ubuntu使用命令pip install Django时出现ERROR: Command errored out with exit status 1: python setup.py egg_info Check the logs for full command output.这是由于你所要安装的Django版本与之前版本不一样。解决办法如下$ python -m pip insta...
2019-10-09 21:21:04
1073
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人