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原创 常用时序约束命令概述
1.时序命令表时序约束包括全局约束、IO约束、时序例外约束。完全不进行时序约束时，由于时序违例存在，布局布线工具会尽可能减少时序违例路径从而耗费大量时间。但不进行时序约束时，默认所有时钟同步，并以1T原则分析，大概率无法满足时序要求，因此不断反复迭代优化布局布线最终工具放弃。这一过程会消耗大量时间，因此建议尽可能早地进行时序约束，加快开发速度。时序命令含义概述create clock创建基准时钟，一般是本地晶振时钟或者是级联时钟。门控时钟也需要在此处创建。create
2021-01-11 09:17:57
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原创 多周期路径约束（set_multicycle_path ）
1.由慢到快的多周期约束如下图所示，发射时钟周期是接受时钟周期的4倍。默认情况下，按照1T原则来进行静态时序分析和布局布线的。即建立时间是在发射沿后的第一个捕获沿检查，而保持时间是同一时刻下源时钟和捕获时钟的触发边沿下检查的(建立时间检查边沿的前一个触发沿)。但是这样导致的问题就是该路径过于苛刻，为了满足这条路径的要求，不得不放弃其他路径。或者根本没办法保证这个默认的约束。总之最终造成...
2020-04-25 12:25:29
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原创 静态时序分析
1.什么是静态时序分析静态时序分析是以一种非动态仿真的方式，来判断同步电路是否满足时序约束。有以下几个特点：不需要产生激励向量；只能验证各级触发器是否满足时序要求（能否被安全采样），而不能看逻辑功能是否实现；分析速度远远大于动态仿真（后仿真）；只能分析同步电路而不支持异步电路分析。而对动态仿真而言，只要设计好激励向量，测试用例，电路功能就可以被验证，而与是否同步无关；动态仿真不可能完...
2020-04-24 17:13:56
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原创 跨时钟域数据传输（CDC，clock domain crossing）
1.为什么要分析跨时钟域数据传输问题？正常来讲同步时钟域下的数据传输，只要建立和保持时间满足，外部环境（核心电压/温度）没有剧烈变化，一般情况下可以保证数据可靠传输。而异步时钟域在时序约束的时候已经设置了不同的clock group，相互之间的数据是不会进行时序分析的，因此即便是静态时序分析没有报告时序问题也不意味着异步数据传输可以可靠进行。因此说，跨时钟域的数据传输是设计出来的，而不是约束...
2020-04-12 16:55:00
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原创 异步FIFO
一、FIFO简单讲解FIFO的本质是双口RAM， 先进先出，可以同时读写。重要参数：1.fifo深度（简单来说就是需要存多少个数据）2.fifo位宽（每个数据的位宽）FIFO有同步和异步两种，同步即读写时钟相同，异步即读写时钟不相同1.同步FIFO作为数据缓存，例如信号采集的多通道设计系统，各个通道产生有效数据的时机完全时外 部时间决定的，这时若两个通道同时有了数据，那就...
2020-04-11 11:22:32
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原创 modelsim仿真（二）——自动化仿真
1.概述为什么一定要进行所谓的自动化仿真呢？我所理解的自动化仿真本质上就是手动仿真，只不过把鼠标点击GUI界面的操作改成了一条条指令，通过脚本的方式一下子全部执行了。最突出的特点就是快，modelsim对HDL文件的编译速度要远远大于quartus，可以快速排除新开发模块中的语法错误，验证功能正确性，帮助我们加快开发进程。自动化仿真既可以实现功能仿真，也可以实现时序仿真。最关键的一步就是...
2020-04-05 23:19:02
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原创 FPGA设计之时序约束（三）——伪路径及多周期路径约束
创建好时钟、定义好输入输出延迟后，就可以按照这些约束对设计进行时序分析了。默认的情况下，软件按照1T 原则分析所有需要检查的timing path。在综合、布局布线时，工具也会根据时序约束，尽可能使所有timing path都满足1T的要求。但工具也不是万能的，如果设计要求过高的话，有些timing path可能不能达到设计要求，这样不满足设计要求的timing path就会以timing vi...
2020-03-29 12:39:25
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原创 FPGA设计之时序约束（二）——划分时钟域
在创建好所有的时钟后，需要定义这些时钟之间的关系。Set Clock Groups在默认情况下，TimeQuest认为设计中所有的时钟都是同步的，并把所有的时钟都放在同一个group里。如果设计中有异步时钟，就需要用命令把异步时钟分组并定义出来。1.一般来说，由不同时钟源（晶振）产生的，时钟之间无法保证对应关系的时钟，必然属于异步时钟；2.有同一个时钟源并且由同一个PLL产生的，不同分频倍...
2020-03-29 11:22:40
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原创 FPGA设计之时序约束（一）——基准及派生时钟
本文按照时钟的产生顺序介绍了在FPGA时序约束时，.sdc文件常用的约束命令。Create Clock创建基准时钟。基准时钟是输入到FPGA中的原始输入时钟。与PLLs输出的时钟不同，基准时钟一般是由片外晶振或者时钟分配板产生的。定义基准时钟的意义是：可以让其他生成时钟和时序约束都以该基准时钟为参照。命令格式：create_clock -name {local_clk_i} -peri...
2020-03-20 19:03:06
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原创 FPGA设计之门控时钟
门控时钟的设计初衷是实现FPGA的低功耗设计，本文从什么是门控时钟、门控时钟实现低功耗的原理、推荐的FPGA门控时钟实现这两个角度来分析门控时钟。什么是门控实时钟门控时钟技术(gating clock) 是通过在时钟路径上增加逻辑门对时钟进行控制，使电路的部分逻辑在不需要工作时停止时钟树的翻转，而并不影响原本的逻辑状态。在ASIC和FPGA设计中都存在门控时钟的概念（前者应用更广）。典型的门...
2020-02-27 23:19:48
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原创 Linux sort/uniq/wc
sort -n是代码以数值大小做排序，不加的话会以字符排序。-k是以第几列为准做排序。默认是从小到大，-r是从大到小。grep -o输出匹配字符，然后uniq可以做相邻去重，-c表示计数。grep -v是反向筛选，利用USER，排除掉首行。-u代表独特的字符，但是也是只能统计相邻位置的字符。如果想获取用户，可以使用sort -u，进行去重。直接使用uniq无法全部去重，必须先排序后去重。默认分三列输出 行号，字符串数量，字符数量。进一步使用wc -l可以获取用户数量。-d表示每一个字符去重的数量。
2024-04-14 14:28:11
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原创 Linux awk
操作粒度更加精细，可以以特殊字符（: = 空格等）分割为列再进一步操作。例如 ps -aux获取到自己的进程后想进一步操作就可以使用awk指令。如下，第四列代表MEM使用率。
2024-04-14 14:06:56
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原创 日常医学常识
为了避免这些疾病的发生，建议在热带地区夏天要注意防晒、补水、避免过度劳累等措施，保持身体的水分和电解质平衡，如果出现体温过高的情况要及时就医。热衰竭：热衰竭是由于长时间暴露在高温环境下，由于高温和湿度较大，人体无法有效散热，导致身体过度疲劳和缺水，出现恶心、呕吐、眩晕、乏力等症状。在热带地区，由于高温和湿度较大，人体容易出汗，散热困难，因此容易出现体温过高的情况。热射病：热射病是一种严重的中暑，由于长时间暴露在高温环境下，导致身体无法有效散热，出现高热、意识障碍、抽搐等症状。如果女生怀孕，类似心肺复苏。
2023-11-05 13:46:34
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原创 心脏骤停急救赋能
特别提醒：病人有好转后，也不能去掉，防止救过来又心脏骤停，机器唤醒后是一次性用具，必须直到120到了才能由医护人员决定是否取下来。AED2分钟完成一次循环分析流程，过程中会有语音指令和节拍，让救援人持续心肺复苏和人工呼吸，跟指令做就行。在按压的中断10s内完成，每次吹气1s，正常吹起即可。胸廓被吹起来就算成功。人工呼吸，按压30次，呼吸2次。
2023-11-05 10:30:42
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原创 linux/gvim一些命令
快速查找一个变量设置的位置，会跳转到set RTL_PATH的行:?RTL_PATH打开dc_shell/pt_shell如何使用gvimsh gvim xxx.log将打印在terminal的内容保存下来dc_shell启动dc， |为管道命令，将启动dc时候的内容作为下一个命令的输入，tee表示将内容保存到dc_start.log中在linux中，&和&&,|和||介绍如下：& 表示任务在后台执行，如要在后台运行redis-ser.
2022-05-08 17:09:18
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原创 dc_shell常用命令
启动dc与查看基本内容加载设计查看加载的工艺库查看库的具体内容查看库内容很多，使用q退出查看帮助的两种方式查看变量查看加载的design，*代表current_design，也就是当前的顶层设计查看所有端口获取clk/reg元素使用通配符*获取所有寄存器集合操作collection一般是DC根据我们定义的规则选出DC产生的内容生成一个集合从所有的输入ports中移除clk_i这个端口，将新生成的集合使
2022-05-08 16:45:35
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原创 DC入门（三）object
object定义简单来说object实际上就是下图中的几中设计对象：design和cell可以相互转换，在TOP层级，可以认为ENCODER例化的U1是一个cell，在SOC层面可认为TOP是一个cell.design和cell存在相互转换，那么port/cell也存在相互转换同名object处理放5个单位的负载到SUM，一般是电容性负载负载加到net、port的效果不同。若是加载到net上面，DC会将自己估算的负载值作废，使用人工设定的load值；若是加载到port上，那实际的
2022-05-08 15:21:52
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转载 华莱士树乘法器
传统乘法器设计在求出中间结果时，使用全加器对各级中间结果相加求出最终乘法器结果。由于全加器进位链的限制，特别是随着乘法器位宽的增加，乘法器的速度受到限制，而华莱士树加法器采用进位保存加法器而非全加器对中间结果进行计算，它能同时执行三数相加而非两数相加，虽然消耗元器件个数增多但其速度提高很多。进位保存加法器输入由X,Y和进位Z组成，其输出由改位和S和进位C组成，一次计算将产生两个结果，相比传统的全加器区别在于进位保存加法器的进位输出并不参与上一位的求和，而是单独输出，最后再用一个全加器进行进位加入。下面就4
2022-04-19 22:03:40
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原创 DC入门（二）综合脚本
文章目录1. 综合流程1. 综合流程输入代码、约束、工艺库，DC输出网表一些主干命令.synopsys_dc.setup是DC自带的设置脚本名称上图红色的变量是DC内部的创建工程目录，一般约束、代码、库分3个目录库文件一般有两种格式：lib给人看，db给工具看。lib也可编译产生db。read_verilog的功能有4点，如上图。GTECH是generic-tech通用库，无工艺特性，只有逻辑特性。source 约束脚本，应用我们的时序约束check_timing：检查是否存
2022-04-12 22:28:51
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原创 DC入门（一）综合基础
文章目录1. 综合基础概念2. 综合流程3. 两种综合模型3.1 线负载模型3.2 拓扑结构模型4. 面积、延迟的矛盾5. 工艺库文件6. synopsys_dc.setup1. 综合基础概念综合：将Verilog、VHDL等语言描述的RTL代码转为使用台积电等代工厂提供的工艺器件描述的网表，在这个过程中综合工具会进行一定逻辑优化。工艺库：包括逻辑门电路、MUX、buffer、触发器、latch等等，他们具有不同的驱动强度、面积、功耗等物理特性，具体选用哪一种，需要不仅需要RTL，还需要我们进行一定
2022-04-11 21:37:11
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翻译 用于商用微处理器的快速位收集、位分散和位置换指令（一）
文章目录Fast Bit Gather, Bit Scatter and Bit Permutation Instructions for Commodity MicroprocessorsY edidya Hilewitz & Ruby B. LeeAbstractKeywords1. Introduction2. Advanced Bit Manipulation Operations2.1 Bit Gather or Parallel Extract: pex2.2 Bit Scatter o
2022-04-07 22:44:18
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转载 中科大郑烇——计网第八章_网络安全
计算机网络第八章 第 8 章 网络安全 本章目标： 网络安全原理: 加密，不仅仅用于机密性认证报文完整性密钥分发 安全实践: 防火墙各个层次的安全性：应用层，传输层，网络层和链路层 文章目录 8.1 什么是网络安全？...
2022-02-28 22:43:45
315
转载 中科大郑烇——计网第六章_链路层和局域网
计算机网络第六章 第6章：链路层和局域网 导引: 网络层解决了一个网络如何到达另外一个 网络的路由问题 在一个网络内部如何由一个节点（主机或 者路由器）到达另外一个相邻节点 链路层的点到点传输层功能 目标: 理解数据链路层服务的原理: 检错和纠...
2022-02-28 22:42:08
329
转载 中科大郑烇——计网第五章_网络层控制平面
第5章：网络层控制平面 本章目标：理解网络层控制平面的工作原理 传统路由选择算法 SDN 控制器 ICMP:Internet Control Message Protocol 网络管理（略） 以及它们在互联网上的实例和实现: OSPF, BGP, Op...
2022-02-28 22:40:49
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转载 中科大郑烇——计网第四章_网络层数据平面
第 4 章 网络层：数据平面 本章目标: 理解网络服务的基本原理，聚焦于其数据平面 网络服务模型 转发和路由 路由器工作原理 通用转发 互联网中网络层协议的实例和实现 文章目录 4.1 导论网络层服务网络层的关键功能网络层：数据平...
2022-02-28 22:39:00
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转载 中科大郑烇——计网第三章_传输层
第3章 传输层 文章目录 第3章 传输层3.1 概述和传输层服务传输层 vs. 网络层Internet传输层协议 3.2 多路复用与解复用3.3 无连接传输：UDPUDP：用户数据报协议为什么要有UDP?Internet校验和的例子 3.4 可...
2022-02-28 22:36:57
516
转载 中科大郑烇——计网第二章_应用层
第2章 应用层 文章目录 第2章 应用层2.1 应用层协议原理客户-服务器（C/S）体系结构对等体（P2P）体系结构C/S和P2P体系结构的混合体进程通信分布式进程通信需要解决的问题（应用进程如何使用传输层提供的服务交换报文）问题1：对进程进行编址（addressing）问...
2022-02-28 22:34:55
992
转载 中科大郑烇——计网第一章_绪论
中科大郑烇、杨坚全套《计算机网络（自顶向下方法 第7版，James F.Kurose，Keith W.Ross）》课程 计算机网络第一章 文章目录 计算机网络第一章0、课程内容1、计算机网络概述1.1 什么是Internet什么是Internet：从具体构成角度什么是In...
2022-02-28 22:31:06
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原创 MUX优化
module mux_pro#( parameter D = 4, parameter W = 6) ( input wire [D*W-1:0] i_array, input wire [D-1:0] i_hot, output reg [W-1:0] o_sel);always @(*) begin :proc_dmux integer i; o_sel = {W{1'b0}}; for(i=0;i<D;i=i+1
2021-11-07 23:28:11
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原创 mux_vs_merge in FPGA——以oht2bin为例
1. 需求根据输入的独热码转换为二进制码说明merge的核心思想是将独热码展宽为和目标数据同等位宽的bitmap，之后做逻辑运算2. 代码module mux_vs_merge( input clk_i, input clk1_i, input [63:0] one_hot1_i, input [63:0] one_hot2_i, input [63:0] one_hot3_i, output wire [5:0] idx1_o, outp
2021-11-07 23:16:44
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转载 ASIC中带有MUX的时钟路径时序约束
链接：https://pan.baidu.com/s/1BrAsabLYLGbvdXJB2LQwiA提取码：mgrn
2021-09-05 10:01:46
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转载 sequence与sequencer
文章目录1. sequence与sequencer1.1 sequence和item发送实例1.2 sequence和item方法1.3 发送序列的uvm宏1.4 序列宏实例1.5 seqr的仲裁机制1.6 seqr的仲裁锁定2. sequencer的层次化2.1 概述2.2 hseq2.3 vseqr1. sequence与sequencer1.1 sequence和item发送实例top_seq这个顶层的seq中有两个底层的成分（挂载到top_seq）一个是child_seq（是uv
2021-08-15 11:08:21
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转载 寄存器模型常用方法
文章目录1. 寄存器模型常规方法1.0 期望值、镜像值、实际值区别1.1 预测1.2 uvm_reg访问方法1.3 mem与reg的联系与差别1.4 利用内建sequences实现对寄存器的测试2 寄存器模型的应用场景2.1 概述2.2 寄存器检测2.3 覆盖率收集2.3.1 自动收集模式2.3.2 手动收集1. 寄存器模型常规方法1.0 期望值、镜像值、实际值区别寄存器模型中每一个寄存器都有两个值：镜像值、期望值。首先RAL、DUT中的寄存器都会复位，此时值相同。mirror value是
2021-08-14 18:06:37
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转载 寄存器模型概念部分
文章目录1. 寄存器模型概览1.1 寄存器中心化管理方式1.2 uvm_reg相关概念1.3 寄存器建模2. 寄存器模型集成2.1 总线UVC实现2.2 adapter实现2.3 adapter集成2.4 寄存器模型访问方式2.4.1 前门访问2.4.2 后门访问2.4.3 前后门访问区别1. 寄存器模型概览一些简单的脚本可以保住我们生成寄存器模型。寄存器模型的优点？发送激励；利用RAL可以对DUT寄存器做测试；完成寄存器读写的覆盖DUT中所有的寄存器都要在软件中实现，这里的map包括
2021-08-14 15:13:47
1048
40_CRC_test.rar
2020-06-16
Static timing analysis for nanometer designs_ a practical approach-Springer.rar
2020-06-11
19_fsm_sqtest.rar
2020-05-01
空空如也
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