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RSS订阅转载 【IC设计】Xilinx不同系列的Zynq板卡介绍(Zynq-7000，UltraScale MPSoC/RFSoC，ACAP）
针对不同的应用领域，Xilinx 公司设计开发了各种逻辑资源规模和集成各种外设功能的 Zynq SOC 器件，包括专为成本优化的 Zynq-7000 平台，面向高性能实时计算应用领域的 Zynq UltraScale+ MPSoC，面向射频通信的 Zynq UltraScale+ RFSoC，以及具备高度可扩展特性的自适应加速平台 ACAP。通过运行各种成熟的操作系统（Linux、RTOS），这些成熟的 OS 所提供的中间件、协议栈、加速器和 IP 生态环境等，能为用户提供最简洁高效的应用开发环境。
2024-05-06 11:39:54
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原创 【IC设计】简要介绍锁存器原理与Verilog实践
在绝大多数设计中我们要避免产生锁存器。它会让您设计的时序出问题，并且它的隐蔽性很强，新人很难查出问题。锁存器最大的危害在于不能过滤毛刺和影响工具进行时序分析。这对于下一级电路是极其危险的。所以，只要能用触发器的地方，就不用锁存器。
2024-04-27 12:47:58
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原创 【IC设计】边沿检测电路（上升沿、下降沿、双沿，附带源代码和仿真波形）
本文介绍了边沿检测电路的概念和实现，并给出了基于Verilog的RTL和Testbench代码
2024-04-25 13:42:04
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原创 【IC设计】奇数分频与偶数分频 电路设计（含讲解、RTL代码、Testbench代码）
本文介绍了分频电路的原理，奇数分频和偶数分频实现方法，并给出了基于Verilog的RTL设计和仿真波形。
2024-04-24 18:19:14
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原创 【IC设计】草履虫都能看懂的AXI入门博客（大量图文来袭，手把手教学，波形仿真）
本文介绍了AXI协议的几种分类、五个通道、时序图，给出了如何创建一个简单的AXI收发的block design，对波形仿真进行了分析。由于时间仓促，写的不足的地方多多包涵，后面会继续更新手撕AXI协议以及本文配套讲解视频，感觉有用的点个关注不迷路~~
2024-04-21 15:31:42
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原创 【程序人生】研二下学期快结束了~~~~随便写写
天啦撸，时间过得好快，2022年3月被录取，9月入学，在上海上课一年，23年7月底来北京，现在已经24年4月了。再过2个月，研二就算结束了。研一在上海的一年是很精彩快乐的，上科大的课程常常上的力不从心，都是英文书籍，英文PPT，英文Homework，英文lab，然后老师多数也是只会科研，不擅长讲的好懂。
2024-04-19 10:42:49
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原创 【IC设计】Verilog线性序列机点灯案例(四)（小梅哥课程）
声明：案例和代码来自小梅哥课程，本人仅对知识点做做笔记，如有学习需要请支持官方正版。
2024-03-18 09:48:18
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原创 【异常处理】Verilator报错Verilator requires a C++14 or newer compiler
riscv-mini是UC Berkeley用Chisel编写的三级流水线RISC-V处理器，它实现了RV32I的用户级2.0版本ISA和机器级1.7版本ISA，是Berkeley著名的Rocket-chip项目的简化版。
2024-03-08 15:19:20
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原创 【异常处理】测试risc-mini项目出现 Cannot run program “z3“ CreateProcess error=2, 系统找不到指定的文件。
针对三级流水线CPU RISC-MINI项目测试时会遇到的问题给出了解决方案
2024-03-08 11:37:31
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原创 【异常处理】verilator安装时出现异常 make: *** [Makefile:195: verilator_gantt.1] Error 13
后来想到我的verilator是从github上下载zip，然后解压后传到ubuntu上的，windows上解压我记得会把-替换成_，这可能导致了该问题的出现。所以直接在ubuntu上用git下载项目，避免windows上传源代码到ubuntu上。在ubuntu中安装verilator工具时执行make出现该报错。当我出现这个报错的时候我一脸懵逼，因为网上找不到相关解决办法。
2024-03-07 19:32:18
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原创 【IC设计】Windows和Ubuntu下安装Verilator
windows下安装比较麻烦，需要首先安装cygwin，cygwin是一个包管理工具，类似apt，然后通过cygwin安装verilator所需的各种依赖，然后再安装verilator。如果git报错GnuTLS recv error (-110): The TLS connection was non-properly terminated。出现版本号就成功了。
2024-03-07 19:26:10
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原创 【IC设计】Scala、Chisel、Chiseltest版本兼容信息
必须保证Scala-Chisel版本兼容，SBT才能正确构建项目。这里给出了版本兼容信息。
2024-03-06 16:07:50
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原创 【异常处理】sbt构建Chisel库时出现extracting structure failed:build status:error的解决办法
文章给出了chisel和scala对应兼容版本，以解决sbt构建失败问题
2024-03-06 15:44:39
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原创 【IC设计】Windows下基于IDEA的Chisel环境安装教程（图文并茂）
Chisel是risc-v生态中的重要语言，本文手把手带你在windows下安装Chisel语言，大量图片指导和配套资料~
2024-02-01 20:28:25
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原创 【IC设计】Vivado单口RAM的使用和时序分析
IP Sources-Instantiation Template-veo文件中找到IP例化原语。
2024-01-25 15:54:37
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原创 【程序人生】研二上快结束了~整理最近的思路
在做project阶段，认真阅读了Q学弟做的PPT，了解了深度学习信道估计领域的前沿论文和前后之间的关系。针对本周周五、周六、周日，以及下周的计划，最基本的是完成自己分内的科研工作，从理论和实现两方面考虑，理论部分要补充NI的知识，具体来说先从老师发的NI的论文入手，阅读完并总结一下，实现的角度继续补充Chisel知识，把NoC Router的测试尽快推进。等无线通信的基础知识，在project环节对基于深度学习的信道估计进行了复习和整理，由于补充了无线通信的基础知识，对深度学习信道估计理解更深入了一些。
2024-01-18 15:51:03
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原创 【异常处理】Git Clone错误解决：GnuTLS recv error (-110): The TLS connection was non-properly terminated.
【代码】【异常处理】Git Clone错误解决：GnuTLS recv error (-110): The TLS connection was non-properly terminated.
2023-11-02 11:32:04
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原创 【IC设计】NoC路由算法（整理自On-Chip Communication Architectures System on Chip Interconnect）
分布式路由指的是数据包传递到的每个路由器后，由该路由器决定下一个路由器是谁，即路由决策是一次次做出来的。源路由指的是，A路由器要传数据包给B，那么A直接给出完整的路由路径，封装到包头，到达每个路由器时，路由器通过包头信息就知道下一跳是谁。
2023-10-11 20:54:30
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原创 【IC设计】NoC（Network on Chip）调研
互联网络是终端之间传输数据的可编程系统。在SoC上的互联网络我们称NoC（Networks on Chip）。
2023-09-21 16:43:33
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原创 【读书笔记】Principles and practices of interconnection networks 第一章笔记
互联网络是终端之间传输数据的可编程系统。这里网络的。
2023-09-20 15:18:25
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原创 【环境配置】基于Docker配置Chisel-Bootcamp环境
Chisel-Bootcamp是Github上的一个Chisel教程，包含了基于Jupytor的Chisel教学，这篇文章讲一下基于Docker来配置Bootcamp环境，Chisel编程可以生成Verilog代码或C++仿真代码，目前国内主要由中科院计算所的包云岗老师团队做香山处理器使用，它不仅是一门语言，也代表一个硬件敏捷开发的方向。把红框框的部分从浏览器打开就可以用jupytor开始学习Chisel了，这里的jupytor的内核是scala编译器，因为chisel本质是scala语言的一个库。
2023-09-10 11:55:45
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原创 【IC设计】Chisel开发环境搭建
如果想快速搭建好环境，不关心具体的安装过程，可以直接复制文章后面的【脚本附录】，以root用户在任意目录下执行该脚本它会帮助你完成安装java11、ubuntu换源、sbt换源、下载sbt执行完后从安装步骤的【第9步】开始测试scala和chisel是否能正常使用。
2023-09-06 17:12:32
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原创 【OFDM系列】DFT为什么能求频率幅度谱？DFT后的X[k]与x(n)幅度的关系？DFT/IDFT底层数学原理？
一文讲清楚DFT/IDFT公式的数学原理，X[k]与x(n)幅度的关系！
2023-08-16 10:20:33
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原创 【IC设计】ICC workshop Lab1 数据准备&基本流程 【脚本总结】
该文整理了【ICC workshop官方文档】-【Lab1】 数据准备&基本流程的【脚本】，方便直接复制粘贴执行。
2023-08-04 16:15:27
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原创 【IC设计】DC工具的target、link、synthetic、symbol库
DC涉及的库有：目标库target_library、链接库link_library、算数运算库synthetic_library，符号库symbol_library，他们的含义和区别是什么？本文根植官方文档为你详细解析。
2023-08-01 10:44:49
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原创 【IC设计】ICC1 workshop lab guide 学习笔记——Lab 2 Design Planning Task5-9
电力“网格”需要被完成。您可以创建P/G带，围绕core的中心、核心环以及单个宏周围的环提供“手动”(类似于在前面的任务中创建宏组环的方式)，但要这样做，您需要猜测带的适当数量和宽度，以及核心环的宽度，以实现可接受的低IR下降。相反，您将使用IC编译器的电源网络综合(PNS)功能来自动确定带的数量和宽度，以及核心环宽度，基于目标IR下降。如果你在LayoutWindow中看不到标准单元，在LayoutWindow左侧边缘的”可视化“面板中，通过”+”号展开Cell，确保“Standard"被选中。
2023-07-08 10:51:29
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原创 【IC设计】ICC1 workshop lab guide 学习笔记——Lab1 Data Setup&Basic Flow
这一节介绍了.synopsys_dc.setup设置了若干变量，该文件会在icc_shell启动时自动执行，进而在使用icc创建库时可以调用这些变量，无需手写。milkyway库保存了后端工作的全部信息，创建时需要指定库的存储路径，名字，参考的其他mw库，创建成功后会生成lib_name.mw，目录下有CEL，lib等文件。
2023-06-21 19:57:52
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原创 【IC设计】ICC1 workshop lab guide 学习笔记——Lab 2 Design Planning Task1-4
这一节介绍了.synopsys_dc.setup设置了若干变量，该文件会在icc_shell启动时自动执行，进而在使用icc创建库时可以调用这些变量，无需手写。milkyway库保存了后端工作的全部信息，创建时需要指定库的存储路径，名字，参考的其他mw库，创建成功后会生成lib_name.mw，目录下有CEL，lib等文件。
2023-06-18 00:21:45
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原创 【IC设计】Synopsys数字IC设计流程
在集成电路进入深亚微米阶段，决定时钟频率的主要因素有两个，一是组合逻辑部分的最长电路延时，二是同步元件内的时钟偏斜(clock skew),随着晶体管尺寸的减小，组合逻辑电路的开关速度不断提高，时钟偏斜成为影响电路性能的制约因素。使用StarRC工具抽取ICC写出的电路网表中的寄生参数，接着，使用PrimeTime工具获得寄生参数信息后写出sdf（standard delay format文件），再将该文件反标入ICC的电路网表，输出仿真结果，此时后仿考虑了实际连线的RC延时。
2023-06-11 21:27:02
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原创 【IC设计】基于Verilog的8层矩阵乘法设计
本项目实现了基于Verilog的8层矩阵乘法设计，矩阵是16行16列的，每个元素是16位定点数。
2023-06-04 21:01:36
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原创 【IC设计】EDA palyground使用
需要注意的是，它会自动帮我们建立一个testbench.sv，里面写入testbench，需要注意的是，添加新的.v文件时需要手写扩展名。有时候我们在外地无法使用vivado等工具来进行Verilog编程，可以使用这个在线网站www.edaplayground.com。在保存文件时，需要选中所需要的编译器，如Synopsys的vcs。此外，需要在testbench的initial块中添加。
2023-05-21 17:49:16
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空空如也
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