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原创 2020-06-15

verilog hdl 实现等占空比奇数分频器 源代码已经写好，不会写测试代码，求大神指教，拜托????????????

2020-06-15 13:15:36 57

原创 2020-06-15

#verilog hdl 实现等占空比奇数分频器，代码写好了但是不会写测试代码????求大神指教 /任意奇数分频，占空比为50%/module RY(clk_in,rst_n,clk_out); input clk_in; input rst_n; output clk_out; parameter N=11;//N取任意奇数 reg [4:0] cnt1,cnt2;//上升沿下降沿触发计数器 reg clk1,clk2; //两个计数器的输出时钟 assign clk_out = clk1|

2020-06-15 13:00:17 61

空空如也

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