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12位逐次逼近寄存器型ADC 转换器设计.doc
SAR ADC其基本结构如图1所示,包括采样保持电路(S/H)、比较器(COMPARE)、数/模转换器(DAC)、逐次逼近寄存器(SAR REGISTER)和逻辑控制单元(SAR LOGIC)。模拟输入电压VIN由采样保持电路采样并保持,为实现二进制搜索算法,首先由SAR LOGIC控制N位寄存器设置在中间刻度,即令最高有效位MSB为“1”电平而其余位均为“0”电平,此时数字模拟转换器DAC输出电压VDAC为0.5VREF,其中VREF为提供给ADC的基准电压。由比较器对VIN和VDAC进行比较,若VIN>VDAC,则比较器输出“1”电平,N位寄存器的MSB保持“1”电平;反之,若VIN<VDAC,则比较器输出“0”电平,N位寄存器的MSB被置为“0”电平。一次比较结束后,MSB被置为相应的电平,同时逻辑控制单元移至次高位并将其置“1”,其余位置“0”,进行下一次比较,直至最低有效位LSB比较完毕。整个过程结束,即完成了一次模拟量到数字量的转换,N位转换结果存储在寄存器内,并由此最终输出所转化模拟量的数字码。
2020-04-20
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