- 博客(48)
- 资源 (1)
- 问答 (3)
- 收藏
- 关注
RSS订阅原创 门控时钟与时钟使能
在FPGA设计中，我们经常会使用分频的方法来得到一个我们需要的时钟频率，而在很多开发板厂家配套的教程里，他们常常会使用计数器分频得到的高低电平时钟来当做驱动时钟，这种方法简单易懂，但是，在工程设计中，这种方法是不被允许的。门控时钟门控时钟就是使用计数器和逻辑门翻转来产生的时钟，下面是典型的门控时钟//生成I2C的SCL的四倍频率的驱动时钟用于驱动i2c的操作always @(posedge sys_clk or negedge rst_n) begin if(rst_n == 1'b0) b
2020-10-31 11:13:01
2402
1
原创 流水线设计思想
在硬件电路设计中，流水线设计思想是一种很重要的设计思想，这种思想是一种用面积换速度的思想，用更多的资源来实现高速。（面积就是需要的硬件数量，如触发器的数量）顾名思义，流水线思想，就像工厂中的流水线一样。假设是一个手机组装的流水线，一个三个步骤：A，将电池装入手机起来；B，将屏幕组装起来；C，将外壳组装起来。在上面的三个步骤中，流水线的实现就是：A步骤实现后，将手机发往B，然后A继续组装电池，而不会等待C完成再组装；B和C也是一样。流水线思想就是自己完成自己的功能，不会等待。这在硬件电路中就是一种并行的
2020-09-06 21:32:56
1868
原创 关于语法、编译器以及设计者的一些看法
我们在进行程序设计的时候，不论是Verilog、C、JAVA还是其他的语言，我们总是需要遵循这种语言的语法，这样才能正确实现正确的功能。但我们遵循语法规则的根本原因是什么呢？在我们进行设计的时候，我们需要在某个特定环境下（软件），进行代码编写，然后编译器或者综合器，将代码转换成某种特定的语言，最终实现设计。从这里看，我们遵循语法规则，不是说语法规则怎么样，而是我们要完成设计，就必须符合编译器的要求，假如不符合要求，你想怎么写就怎么写，编译器也可以不进行编译等（你任性，它更任性，看谁耗得过谁），最终肯定
2020-08-29 10:53:32
446
原创 接口协议（四）：以太网（Ethernet）学习（一）：协议
目录一、以太网二、网络模型三、以太网数据包格式以太网帧格式三、TCP/IP协议簇1、IP协议2、UDP协议因为没有做过以太网的项目，也没有进行过以太网通信测试，本片博客仅仅是对以太网协议极小一部分的学习了解。如有不当之处，还请指正。一、以太网以太网是一种产生较早，使用相当广泛的局域网技术，局域网就是一个区域的网络互联，可以使办公室也可以是学校等等，大小规模不一。最初是由Xerox（施乐）公司创建（大概是1973年诞生）并由Xerox、 Intel和DEC公司联合开发的基带局域网规范，后来被电气与电子
2020-08-27 19:57:33
48402
12
原创 ZYNQ芯片结构（一）：总体结构介绍
目录一、ZYNQ二、ZYNQ内部结构图1、PS端结构2、PL端结构3、PL和PS接口一、ZYNQZYNQ组合了一个双核 ARM Cortex-A9 处理器 和 一个现场可编程门阵列（FPGA）。ZYNQ分为PL（programmable logic，可编程逻辑）端和PS（processor system，处理系统）端，ZYNQ启动总是先启动PS端，然后再配置PL端，可以将其理解为是一个嵌入式处理器PS端（双核 ARM Cortex-A9 处理器），可以运行Linux等操作系统，而PL端（FPGA）可以
2020-08-27 13:13:15
7677
原创 FPGA/IC笔试面试（一）：异步FIFO最小深度计算
目录突发数据长度（Burst Length）常见FIFO深度计算情况一、写时钟 > 读时钟（写比读快）1、读写都没有空闲周期2、读写有空闲周期二、写时钟 = 读时钟（写读一样快）1、读写没有空闲周期，且相位相等2、读写没有空闲周期，相位不等3、读写有空闲周期，无相位差三、写时钟 < 读时钟（读比写快）1、读写没有空闲周期3、读写有空闲周期四、最坏情况（背靠背）1、背靠背2、背靠背计算四、最常考（问）的情况异步FIFO是一种常用的跨时钟域的设计，应用非常广泛。在平常设计中，我们都是调用IP核，设
2020-08-26 11:32:12
2571
2
原创 数字图像处理学习（二）：Sobel算子边缘检测
目录一、边缘检测二、Sobel算子三、Verilog 实现步骤图像数据缓存（实时边缘检测，难点，重点）1、计算计算 Gx与 Gy与模板每行的乘积2、求得3*3模板运算后的Gx、Gy3、求得 Gx^2 + Gy^2 的结果， 及 Gx 与 Gy 的平方和4、求得 Gx^2 + Gy^2 的平方根5、与设置的阈值比较一、边缘检测边缘检测的目的是标识数字图像中亮度变化明显的点，即检测图像灰度级或者结构发生突变的像素点，这种一副图像中灰度级或结构突变的像素点的集合称为边缘。图像的灰度值具有不连续性，图像局部
2020-08-25 22:35:34
11846
原创 数字图像处理学习（一）：灰度转换（RAW、RGB、YCrCb）
目录一、RAW、RGB和YCrCb1、RAW2、RGB3、YcrCb二、RGB转YCrCb1、计算公式2、计算过程（注意事项）一、RAW、RGB和YCrCb在数字图像处理领域，YCbCr是一种常见的图像格式，很多图像处理都是基于YCbCr，包括各种滤波、甚至图像卷积等。1、RAW在CMOS图像传感器中，以OV5640为例，其感光阵列如下图：可以看到，感光阵列由红、绿、蓝三种感光点组成，B只识别蓝色光，R只识别红色光，Gb只识别绿色光，假如将这种每个感光像素点转换成数字信号后直接输出，就得到了RAW
2020-08-25 18:48:57
11313
原创 OV5640学习
一、OV5640OV5640是OV（OmniVision）公司推出的一款CMOS图像传感器，实际感光阵列为：2592 x 1944（即500w像素），该传感器内部集成了图像出炉的电路，包括自动曝光控制（AEC）、自动白平衡（ AWB） 等。同时该传感器支持LED补光、 MIPI（移动产业处理器接口，多用于手机等）输出接口和DVP（数字视频并行，在设计HDMI显示时，就用的这个）输出接口选择、 ISP（图像信号处理）以及自动聚焦控制（AFC）等功能。1、OV5640像素阵列在5,153,536（26
2020-08-25 10:45:38
15828
原创 接口协议学习（四）：UART（串口）
目录UARTUART时序UARTUART（Universal Asynchronous Receiver/Transmitter，通用异步收发传输器），是一种全双工收发协议。串行通信分为两种方式：同步串口通信和异步串口通信。同步串口通信需要接发双方在同一时钟的控制下进行操作，因为很多分立的电子系统的驱动时钟并不相同，所以实用性不强。而异步串口通信就可以实现任意时钟驱动的系统的通信。UART是异步串行通信接口的总称，UART有很多种接口标准，常见的有RS232，RS484，RS442、RS423等，它
2020-08-25 09:21:43
2258
原创 接口协议学习（三）：SCCB（与I2C比较）
目录一、SCCB二、与I2C比较1、写时序2、读时序一、SCCBSCCB（ Serial Camera Control Bus，串行摄像头控制总线），是由OV（ OmniVision的简称）公司定义和发展的三线式串行总线， 该总线控制着摄像头大部分的功能， 包括图像数据格式、分辨率以及图像处理参数等。 OV公司为了减少传感器引脚的封装， 现在SCCB总线大多采用两线式接口总线。当然也有多从机的接线方式两线式适用于单从机，三线式适用于多从机。可以看到，两线SCCB协议的主机有SIO_C和SIO_D两
2020-08-24 20:52:36
8093
2
原创 接口协议学习（一）：SPI
目录SPISPI工作模式SPI时序SPISPI（Serial Peripheral Interface，外围串行接口），是一种全双工三线同步串行外围接口，采用主从模式(Master—Slave)架构，支持一个或多个Slave设备。SPI协议比较简单，没有地址选择，没有响应，只是按照时序往从机写或者读出数据，不知道数据是否写入或者读出，在低干扰或者对数据的准确度要求不是特别高的场合可以使用。如果有响应的话，可以知道数据是否写入，数据是否读出。单工：仅支持数据往一个方向传输（主机到从机或者从机到主机）
2020-08-24 11:09:17
1294
原创 HDMI（三）：VGA
1、VGA接口VGA（Video Graphic Arrary，显示绘图阵列），是 IBM 在 1987 年随 PS/2 机一起推出的使用模拟信号的一种视频传输标准。VGA接口采用非对称分布的15pin连接，共15根管脚，一共三排。VGA接口最常用的就是RGB三个分量和行场同步信号VGA传输的是模拟信号，所以需要对RGB数据进行数模转换。而VGA中的SDA、SCL引脚的作用是通过DDC（Display Data Channel，显示数据通道）从显示器EEPROM中读取显示器的EDID格式数据（包括
2020-08-23 20:33:17
2049
原创 HDMI（二）：原语
原语（primitive）：在操作系统中，一般是指由若干条指令组成的程序段，用来实现某个特定功能，在执行过程中不可被中断。而在硬件设计中，原语相当于就是软件中的库函数，是芯片设计厂家为了方便开发而设计的一种专用的高速的硬件电路设计。我们可以使用这些原语来加速开发，比如说我们需要并串转换，我们可以自己写逻辑，这样虽然可以实现功能，但是速度和稳定性可能会稍差。如果用原语，因为原语是芯片厂家设计的，芯片厂家肯定比使用者更熟悉芯片的结构，所以原语相比自己设计逻辑，一般会有更好的资源利用率，更加高速稳定。Xili
2020-08-23 13:07:12
682
原创 HDMI（一）：TMDS
高清多媒体接口（High Definition Multimedia Interface，HDMI），是一种全数字化视频和声音发送接口，可以发送音频及视频信号。HDMI向下兼容DVI（Digital Visual Interface，数字视频接口），DVI只能传输视频信号。HDMI和DVI接口协议在物理层均使用TMDS标准传输音视频数据TMDSTMDS，过渡调制差分信号，也被称为最小化传输差分信号。1、编码过程控制信号编码控制信号用于控制传输视频数据还是音频数据三个TMDS通道中的每个
2020-08-22 18:31:54
9802
原创 数字电子技术基础（十三）：时序逻辑电路（状态机）（移位寄存器、计数器、信号发生器）
时序逻辑电路在组合逻辑电路中，输出仅仅与输入有关；而在时序逻辑电路中，输出不仅与输入有关，还与之前的状态有关。其实，时序逻辑电路还有一个名字，那就是状态机（State Machine ，SM）或者有限状态机（Finite State Machine，FSM）。状态机Verilog设计实例时序逻辑电路由两个部分组成，组合电路和存储电路，其中存储电路是必不可少的，并且存储电路的输出必须反馈到组合电路的输入端，与输入信号一起决定组合逻辑的输出。而根据时序逻辑电路的输出信号的特点，又将其分为Mealy型
2020-08-21 10:31:24
19278
原创 数字电子技术基础（十二）：寄存器和存储器（与触发器和锁存器比较）
锁存器常说的锁存器其实就是电平触发的触发器触发器常说的触发器是边沿触发器寄存器寄存器是能够存储一组二值代码的电路结构，因为触发器只能怪存储一位二值代码，所以N个触发器（锁存器）组成的寄存器可以存储N位的二值代码。所以N位寄存器 = N个 触发器（锁存器）构成的电路一、半导体存储器半导体存储器因为存储单元数量庞大，所以不能像寄存器那样把所有的输入输出引出，为了解决这个矛盾，在存储器中，给每个单元编了一个地址，只有被输入地址代码指定的存储单元才能与公用的输入引脚接通，进行数据的读写。半导体存储
2020-08-19 22:21:20
2572
原创 Altera内部结构（七）：Cyclone IV芯片结构之I/O（简介）
输出模式（Output）：还可以看到在输出使能、配置块的寄存器有一个oe_out输入，当oe_out = 1，则配置IO为输出模式我们可以通过配置输出使能块来驱动三态门，当三态门的使能端输入低电平，则可以选择输出高电平、低电平，而当三态门的使能端输入高电平，则输出I/O为高阻态输入模式（Input）：可以看到在输入块的寄存器有一个oe_in输入，当oe_in= 1，则配置IO为输入模式从外界引脚的读取到的状态通过一个与门到达输入寄存器，再通过两个多路选择器到达芯片内部输入输出模式（Ino.
2020-08-19 17:06:02
3425
原创 Altera内部结构（六）：Cyclone IV芯片结构之PLL
PLL（phase locked loop），锁相环锁相环通常由鉴相器（PD，Phase Detector）、滤波器（LF，Loop Filter）和压控振荡器（VCO，Voltage Controlled Oscillator）3部分组成前向通路，由分频器组成频率相位的反馈通路。而在Cyclone IV 中，PLL构成较为复杂，因为有许多反馈模式和硬件特性（包括可编程占空比等）具体原理可以参考其他文章Cyclone IV GX 除了有通用PLL外，还有多用PLL；而Cyclone IV E只有通用
2020-08-19 11:31:13
3347
原创 Altera内部结构（五）：Cyclone IV芯片结构之时钟网络
时钟网络时钟网络，用于将时钟的输出接到各个LAB、M9K、嵌入式乘法器等，相当于公路，连接各个城镇。Cyclone IV GX 器件提供了多达 12 个专用时钟管脚 (CLK[15…4])，以用于驱动全局时钟 (GCLKs)。Cyclone IV GX 器件的每一侧 ( 左侧除外 ) 支持四个专用时钟管脚，这些时钟管脚能够驱动高达 30 个 GCLK。Cyclone IV E 器件提供了多达 15 个专用时钟管脚 (CLK[15…1])，以用于驱动高达 20个 GCLK。Cyclone IV E 器
2020-08-19 10:37:52
2647
原创 Altera内部结构（二）：Cyclone IV芯片结构之逻辑单元（LE）
目前主流的FPGA，比如Altera和Xilinx，都是基于查找表（LUT）技术和SRAM工艺的，因为SRAM的工艺特性，通电的情况下，数据可以永久保存，但是掉电数据就会丢失，所以在JTAG等配置FPGA时，一般会外接FLASH或者EEPROM，先将数据写入到FLASH或者EEPROM，上电时，再从FLASH或者EEPROM读取数据并配置到FPGA内部。FPGA芯片内部包括可编程逻辑块（LAB）、可配置输入输出单元（IOE）、时钟管理模块、嵌入式块RAM（BRAM，在Cyclone IV中是M9K）、丰富
2020-08-18 20:44:11
5245
原创 Altera Cyclone IV系列命名规则
1、Cyclone IV E系列命名规则1、首先是EP4C，这是Cyclone IV的代号简称，只要是Cyclone IV系列都以EP4C开头2、然后是一个字母E，E代表是E系列，Enhanced logic/memory就是增强逻辑/内存的意思，表明内部的逻辑和内存结构有优化。3、是数字，代表该芯片逻辑资源的个数，并且以逻辑资源个数的千位以上的数字来命名，比如说有10320个逻辑资源，则取10位代号。4、接下来又是一个字母，代表芯片的封装方式，Cyclone IV E系列的芯片我基本上见到的是常
2020-08-18 11:16:30
4319
原创 Altera内部结构（一）：Cyclone IV内部资源特点
Cyclone IV系列是Altera（Intel）公司非常经典的FPGA芯片系列，所以下面就简单介绍下Cyclone IV系列。在Cyclone IV的器件手册中，可以查到相关资料。一、Cyclone IV的特点（内部资源特点）1、Cyclone IV总特点1、Cyclone IV是一款低成本、低功耗的FPGA结构（是不是每款芯片都这样说？）2、有6k到150k的LE（逻辑单元，在Xilinx叫 Logic Cell （LC），虽然名字不一样，但是意思是一样的）后面会介绍LE的构成。2、有
2020-08-18 10:53:07
12987
原创 数字电子技术基础（十一）：触发器（建立时间、保持时间）
触发器与锁存器的不同在于，触发器除了置1、置0输入端之外，还有增加了一个触发信号输入端。只有当触发信号到来时，触发器才能按照输入的置1、置0信号转变相应的状态，并保持下去。这个触发信号通常称为CLOCK（记做 CLK）触发信号的方式分为：电平触发，边沿触发和脉冲触发。一、电平触发的触发器1、电平触发SR触发器电平触发SR触发器由左边的两个与非门和右边的SR锁存器组成。电平触发SR触发器电路结构较简单，当CLK为高1时，S和R的输入才能改变输出Q和Q’状态；否则输入S和R全为低0，输出Q和Q’保持
2020-08-17 21:27:11
8978
原创 数字电子技术基础（十）：SR锁存器
SR锁存器是（Set-Reset-Latch）是静态存储单元中最基本、也是电路结构最简单的一种，通常由两个或非门或者与非门组成。或非门SR锁存器在单独的门电路中，所有输出均随着输入发生变化，不起数据锁存的作用，但是当两个或非门组合成以下电路时，就有锁存的作用了。可以看到，SR锁存器有两个输入端，一个SD（称为置位端或者置1输入端），一个RD（称为复位端或者置0输入端）。我们以多种输入情况的一种来分析：先SD输入1，RD输入0，再SD输入0，RD输入0。从SD端开始分析1、先SD输入1，RD输入0
2020-08-17 09:21:32
16380
10
原创 数字电子技术基础（九）：竞争—冒险现象成因及消除
1、现象及成因目前竞争的概念我看到有两个版本一个是《数字电子技术基础（阎石）第六版》：门电路两个输入信号同时向相反的逻辑电平跳变（一个从0变为1，一个从1变为0）的现象就叫做竞争。一个是其它说法：在组合逻辑电路中，某个输入变量通过两条或两条以上的途径传到输出端，由于每条途径延迟时间不同，到达输出门的时间就有先有后，这种现象称为竞争其实这两个概念都对，因为第一个概念针对的是竞争冒险的适用（经常出现的）情况，第二个是竞争冒险产生的根本原因。两者同时出现才算是竞争冒险的成因因为竞争这概念就是大部分针对
2020-08-16 18:54:44
17642
原创 边沿检测原理及其实现（双边、同步、异步）
一、边沿检测原理1、边检测原理（同步）上升沿就是从0到1变化的过程，而同步边沿检测就是使用一个基准时钟，来检测另外一个信号的上升沿。这种检测方法适用于被检测信号的最大频率小于基准时钟的频率。如上图，当第一个时钟上升沿来到，检测到输入信号为低0，下一个上升沿来到检测到高1，则检测到上升沿。下降沿同理如上图，当第一个时钟上升沿来到，检测到输入信号为高1，下一个上升沿来到检测到低0，则检测到下降沿。如果被检测信号的最大频率大于基准时钟的频率就会发生如下的问题，可能会检测不到如上图，当第一个时钟
2020-08-16 11:35:08
7041
4
原创 数字电子技术基础（八）：超前进位加法器
在上篇文章，介绍了串行进位加法器：数字电子技术基础（七）：加法器这种加法器在运算过程中，所花费的时间比较长。假设4位串行进位加法器，一共需要4个1位全加器。如上图，s1的进位输入是s0的进位输出，相当于是等到第一个加法器运算完成，第二个加法器才开始工作，等到第二个加法器运算完成，第三个加法器才开始运算，一直等到第四个加法器运算完成。假设每个加法器运算需要的时间为a，则s0的输出需要a；s1的输出需要2a；s2的输出需要3a；s3的输出需要4a；co的输出需要4a。当等待4a的时间后，4位串行进位加
2020-08-16 01:32:39
7341
原创 用viso画时序图（使用步骤）
在进行时序分析时，常常需要画出时序图来更直观的观察下面就说明怎样使用viso画时序图（版本2016）1、打开viso，新建一个空白绘图，点击创建2、按照下图点击更多形状->工程->电气工程->模拟和数字逻辑3、得到以下界面4、移动信号波形到空白处，可以复制移动连接得到以下波形5、点击方波，右键点击设置信号波类型，可以改变波形（正弦，三角等）得到了正弦波...
2020-08-15 19:04:27
21317
2
原创 序列检测器原理及其实现（单次检测及目标序列计数）
序列检测序列检测主要功能是：将一个指定的序列从数字码流中识别出来，当然也可以实现对指定序列的计数。序列检测的工具是状态机。输出只和状态有关，而与输入无关，称为Moore状态机；输出不仅和状态有关而且和输入有关系，称为Mealy状态机在进行序列检测之前，需要我们画出状态转换表或者状态转换图。本次假设我们需要检测 110010我们画出以下状态表S0为空闲状态x为下个输入这样我们就可以利用状态机写出代码可看到，我们在最后有个S6的下一个状态没写，S6的下个状态写什么可以实现不一样的功能。
2020-08-14 17:09:28
14365
原创 数字电子技术基础（七）：加法器
两个二进制数之间的算术运算，无论是加减乘除，目前在数字计算机（数字系统）中都是化作若干次加法运算进行的。因此，加法器是构成算术运算器的基本单元。一、1位加法器1、半加器如果不考虑有来自低位的进位输入，将两个一位二进制相加，称为半加。实现半加的电路为半加器。半加器的真值表A、B为输入，S为A、B相加的和，CO为进位输出。通过真值表，可以写出S和CO表达式：S = A’B + AB’CO = ABVerilog 代码为：// 一位半加器module h_adder( input
2020-08-14 16:24:42
7802
1
原创 n位串行进位全加器
// 一位半加器module h_adder( input A, // 被加数 input B, // 加数 output S, // 和数 output CO // 进位 ); assign CO = A & B; assign S = A ^ B; endmodule// 一位全加器module f_adder( ain, bin, cin, cout, sum);input wi
2020-08-14 16:21:32
1469
原创 数字电子技术基础（六）：译码器、数据选择器
译码器：将输入的二进制代码译成对应的高低电平信号或者其它代码。是编码的反操作，通常编码和译码是相依的。在嵌入式中，译码器的一个功能是节约IO口，可以用很少的IO来输出更多的状态。常用的译码器有 二进制译码器、二-十进制译码器和显示译码器三类。1、二进制译码器二进制译码器的输入是一组二进制代码，输出是一组与输入对应的高低电平。二进制译码器一般对应普通编码器二进制译码器中，最广为人知的就是3—8译码器了，和8—3编码器对应。下面举一个经典3-8译码器74HC138从表中可以看出，74HC138
2020-08-14 14:55:49
12136
原创 数字电子技术基础（五）：编码器
编码器：在数字系统中，为了区分一系列不同的事物，将其中的每个事物用一个二值码来表示。编码尽量要求：将多个输入的状态用最少资源来表示。编码器大致有两种分类，一种是普通编码器，一种是优先编码器。1、普通编码器在普通编码器中，任何时刻只允许输入一个信号，否则输出会发生混乱。但是一般在设计普通编码器的时候，一般会有default状态，即在输入不是任何一种有效输入的情况下会指定输出一个值。下面举个4-2编码器的例子，因为有四个输入，所以用两位二进制 数来表示，能表示完全，也最节约资源，也符合编码节约资源的要
2020-08-13 23:24:29
8285
原创 利用D触发器的输入输出延迟实现二倍频电路
在电路中，触发器的输入与输出是有一个延迟的，并不是上升沿一来，输出端马上输出数据，这是由于触发器内部电路决定的。就算是最简单的非门，输入与输出也有延迟，更别说复杂的电路了。如果我们是理想情况下，没有任何延迟，那我们就不能利用延迟设计二倍频。而功能（行为）仿真就是基于理想情况，信号在电路中传输没有任何延迟所以本次设计是在时序仿真下实现的选择的芯片型号是 Altera（Intel）公司的 cyclone 4 系列EP4CE10F17C8使用modelsim进行时序仿真原时钟周期20ns可
2020-08-13 12:17:53
11174
2
原创 数字电子技术基础（四）：门电路（TTL）
TTL门电路主要是由三极管构成三极管分为PNP型和NPN型三极管特性和二极管特性相似，因为都是由PN结构成1、三极管反相器2、TTL反相器3、TTL与非门4、TTL或非门5、TTL异或门6、集电极开漏输出的门电路（OC门）在符号上，OC门与OD门相似OC门也可以设计线与逻辑7、三态输出门电路（TS门）由符号可以看出，前者是EN高电平有效，EN为低电平输出高阻态；后者是EN低电平有效，EN为高电平输出高阻态。应用与CMOS的三态门相似注：以上图片均截取自《数字电子
2020-08-12 23:42:23
6221
原创 数字电子技术基础（四）：门电路（CMOS）必看
1、CMOS反相器（非门）其中T1为P沟道增强型MOS管，其中T2为N沟道增强型MOS管2、CMOS与非/或非门3、漏极开路输出门电路（OD门）OD门输出电路是一个漏极开路的N沟道增强型MOS管TNOD门符号中，菱形下方的横线表示输出低电平时为低输出电阻OD门工作时，必须将输出端经上拉电阻接到电源上，而两个OD门可以构成线与电路4、CMOS传输门CMOS传输门用于将电压取倒数5、CMOS异或门6、CMOS三态输出门电路（输出缓冲器）其中，逻辑符号中 ，EN’连接的○代表低
2020-08-12 23:28:31
12772
2
任意小数分频（占空比50%）
2020-08-10
TA创建的收藏夹 TA关注的收藏夹
TA关注的人