Willliam_william-CSDN博客

原创 Python学习之路（4）— 正则表达式(一)

Python学习之路（4） --- 正则表达式

2023-01-22 18:20:18 829 1

原创 Verdi使用方法（2）— 高效对比两个波形

Verdi使用方法（2）— 高效对比两个波形

2022-10-15 23:52:00 6227 1

原创 Verdi使用方法（1）— 打开user guide和加载波形

Verdi使用方法（1）— 打开user guide和加载波形

2022-10-15 23:19:14 4195

原创 UVM学习之路（7）— 简单加法器的UVM验证平台

一个8位加法器的UVM验证实例

2022-09-04 11:15:09 2247 2

原创 SystemVerilog学习之路（9）— 枚举类型的随机化约束

SystemVerilog学习之路（9）— 枚举类型的随机化约束一、前言在SystemVerilog中我们经常用到枚举类型，同样的我们也会对其进行随机化二、代码编写代码如下所示：class transaction; typedef enum { SIZE_8BIT, SIZE_16BIT, SIZE_32BIT, SIZE_64BIT, SIZE_128BIT } burst_size_t; r

2022-05-21 11:47:06 1367 1

Verilog学习之路（12）— 任务和函数一、前言在VerilogHDL中提供了任务和函数，可以将较大的行为级设计划分为较小的代码段，允许设计者将需要在多个地方重复使用的相同代码提取出来，编写成任务和函数，这样可以使代码更加简洁和易懂。任务和函数的区别如下所示：二、任务如下为一个交通灯控制任务的实例：module traffic_tb; reg red, amber, green, clk; reg [2:1] order; parameter ON=1, OFF=0, RED_TI

2022-03-14 18:59:03 692

原创 UVM学习之路（6）— 基于MCDF的验证平台

UVM学习之路（6）— 基于MCDF的验证平台一、前言MCDF即多通道数据整形器(Multi-Channel Data Formatter)可以将多个通道是数据经过打包后以数据包的形式发送出去，其输入输出如下所示，其中输出的数据包的数据长度由寄存器设置。二、设计描述MCDF的设计结构如下所示其主要分为如下几部分通道从端(Channel Slave)：接受输入的上行数据，然后存储到其FIFO中；仲裁器(Arbiter)：选择从不同的FIFO中读取数据，然后将数据进一步传送至整形器(Form

2022-02-13 00:48:24 6809 2

原创 UVM学习之路（5）— 完整的UVM验证平台

UVM学习之路（5）— 完整的UVM验证平台一、前言一个完整的UVM验证平台还应该加入寄存器模型，对应的设计文件中也应该存在寄存器及其控制端口，通过该控制端口可以配置DUT中的寄存器。二、设计模块设计文件添加寄存器模块后信号列表如下所示：寄存器列表如下所示三、验证环境基于UVM搭建的验证环境如下所示...

2022-02-12 13:01:46 4016 1

转载 CentOS 7的时间设置

Linux下使用timedatectl命令时间时区操作详解　　timedatectl命令对于RHEL / CentOS 7和基于Fedora 21+的分布式系统来说，是一个新工具，它作为systemd系统和服务管理器的一部分，代替旧的传统的用在基于Linux分布式系统的sysvinit守护进程的date命令。　　timedatectl命令可以查询和更改系统时钟和设置，你可以使用此命令来设置或更改当前的日期，时间和时区，或实现与远程NTP服务器的自动系统时钟同步。　　在...

2022-02-04 19:22:37 11563 3

原创 Verilog学习之路（11）—事件控制（时间延迟）

Verilog学习之路（11）—事件控制一、前言事件控制是为行为语句的执行指定触发事件的信号延迟方式。事件控制可以分为边沿触发事件控制和电平敏感事件控制。边沿触发事件控制方式是指在指定的信号变化时刻，即指定的信号跳变边沿才触发语句的执行，而当信号处于稳定状态下时则不会触发语句的执行。电平敏感事件是在指定的条件表达式为真时启动需要执行的语句。二、事件表达式一个事件表达式可以以三种形式出现：形式1： <信号名>形式2： posedge<信号名>形式3： neged

2022-01-23 21:14:48 6604

原创 Verilog学习之路（10）—仿真使用的系统任务

Verilog学习之路（10）—仿真使用的系统任务一、前言在Verilog HDL集成电路设计过程中，设计者完成RTL级描述后需要对设计进行设计确认。设计确认是设计者检查设计中是否包含缺陷的过程。设计确认可以通过仿真和验证来完成。仿真和验证能确保设计的完整性、可靠性、时效性以及先进性。二、display和write$display和$write是Verilog中两种主要的标准输出任务，这两个系统函数都用于将特定信息输出到标准输出设备且语法格式相同。其中不同的是，$display带有行结束字符，即自动

2022-01-15 22:40:19 1563

原创 Verilog学习之路（9）—计数器和移位寄存器

Verilog学习之路（9）—计数器和移位寄存器一、前言计数器是应用最广泛的逻辑部件之一。计数器可以统计输入脉冲的个数，具有计时、计数、分频、定时、产生节拍脉冲等功能。计数器的种类繁多，根据计数器中触发器时钟端的链接方式，分为同步计数器和异步计数器；根据计数方式，分为二进制计数器、十进制计数器和任意进制计数器；根据计数器中的状态变化规律，分为加法计数器、减法计数器和加/减计数器。移位寄存器可以用来实现数据的串并转换，也可以构成移位行计数器，进行计数、分频，还可以构成序列码发生器、序列码检测器等

2022-01-10 21:45:11 7228

原创 Verilog学习之路（8）— 时序电路的设计

Verilog学习之路（8）— 时序电路的设计一、前言时序逻辑电路的输出不仅与当前时刻输入变量的取值有关，而且与电路的原状态，即与过去的输入情况有关。时序逻辑电路的两个特点：时序逻辑电路包括组合逻辑电路和存储电路两部分，存储电路具有记忆功能，通常由触发器组成；存储电路的状态反馈到组合逻辑电路输入端，与外部输入信号共同决定组合逻辑电路的输出。时序逻辑电路的结构框图如下所示：其中各部分代表的含义如下：X(x1, x2, …, xn)是外部输入信号,；Q(q1, q2, … , qj

2022-01-02 18:43:11 4112 1

原创 Verilog学习之路（7）— 数字加法器

Verilog学习之路（7）— 数字加法器一、前言数字加法器是一种较为常见的逻辑运算器件，被广泛用于计算机、通信和多媒体数字集成电路中。广义发加法器包括加法器和减法器，在实际系统中加法器的输入信号通常采用的是补码形式，因此就电路结构而言，加法器和减法电路是一样的，只不过输入信号采用的是补码输入。二、全加器如果运算考虑了来自低位的进位，那么该运算就为全加运算，实现全加运算的电路称为全加器。2输入1bit信号全加器的真值表如下所示，其中A、B是两个加数，CI是来自低位的进位，SUM是相加的和，CO

2021-12-19 17:45:37 2147

原创 Verilog学习之路（6）— 组合电路的设计

组合电路的设计一、前言组合电路的特点是电路中任意时刻的稳态输出仅仅取决于该时刻的输入，而与电路之前的状态无关，组合电路没有记忆功能。在使用Verilog设计中组合电路的描述方法主要有四种：真值表、逻辑代数、结构描述、抽线描述。设计如下电路为例：设计一个3裁判表决电路，当两个或两个以上裁判同意时，判决器输出1，否则输出0。二、真值表真值表是对电路功能最直接和简单的描述方式，根据要求的功能，将三个输入端记为A、B、C，输出端记为OUT，可以得出真值表如下所示：ABCOUT

2021-12-19 14:35:56 2130

原创 Verilog学习之路（5）— Verilog HDL的结构化建模

Verilog HDL的结构描述方式一、前言结构描述方式就是将硬件电路描述成一个分级子模块系统，通过逐层调用这些模块构成功能复杂的数字逻辑电路和系统的一种描述方式。根据所调用子模块的不同抽象级别，可以将模块的结构描述方式分成如下三类：模块级建模：通过调用由用户设计生成的低级子模块来对硬件电路结构进行说明，这种情况下由低级模块的实例组成。门级建模：通过调用Verilog HDL内部的基本门级元件来对硬件电路的结构进行说明，这种情况下模块将由基本门级元件的实例组成。开关级建模：通过调用Verilog

2021-12-18 22:42:55 2118 1

原创 Verilog学习之路（4）— Verilog HDL的程序设计语句

Verilog HDL的程序设计语句一、连续赋值语句连续赋值语句通常用来描述组合逻辑电路，连续赋值的目标类型主要是标量线网和向量线网两种，标量线网如“wire a,b;”，向量线网如“wire [3:0] a,b”。连续赋值语句还可分为显示赋值语句和隐式连续赋值语句。如下所示为显示连续赋值语句： wire a,b,c; assign c = a & b;如下所示为隐式连续赋值语句： wire a,b; wire c = a & b;如上所示，我们可以看到，显示连续赋值语

2021-12-18 15:25:54 2904

原创 UVM学习之路（4）— 基本的UVM验证平台

UVM学习之路（4）— 基本的UVM验证平台一、前言一个基本的UVM验证平台包括如下所示内容：其组织结构如下所示本次使用的源码修改来自张强的《UVM实战》第二章节的源码二、uvm_testuvm_test是整个UVM的树根，本次搭建的平台中有3个不同实现的uvm_test1、使用default_sequencecase0.sv代码如下class case0_sequence extends uvm_sequence #(transaction_dut); transactio

2021-12-13 22:19:33 6402

原创 Verilog学习之路（3）— Verilog HDL的基础知识

Verilog学习之路（3）— Verilog HDL的基础知识一、语言要素1、空白符空白符包括空格符(\b)、制表符(\t)、换行符和换页符。空白符使代码看起来结构清晰，阅读起来更方便。在编译和综合时，空白符被忽略。VerilogHDL程序可以不分行，也可以加入空白符采用多行编写。initial begin a=3'b100; b=3'b010; end和如下代码是一致的initial begin a=3'b100; b=3'b010;end2、注释符Verilog HDL中运行

2021-11-27 18:27:33 8208

原创 Verilog学习之路（2）— Vivado 2018.3下载安装和HelloWorld

Verilog学习之路（2）— Vivado 2018.3下载安装和HelloWorld一、前言Quartus II是Xilinx的FPGA设计工具，二、安装包下载百度云链接地址：https://pan.baidu.com/s/1I_bkLOsUeqELDrjdebXp1w 提取码：dn55其他相关资料下载：http://www.corecourse.cn/forum.php?mod=viewthread&tid=28465...

2021-11-27 17:27:27 11810 4

原创 Verilog学习之路（1）— Quartus II 13.0下载安装和HelloWorld

Verilog学习之路（1）— Quartus II 13.0下载安装和HelloWorld一、前言Quartus II是Altera的FPGA设计工具，二、安装包下载百度云链接地址：https://pan.baidu.com/s/1VtDVKaiUDgbZI1vICS9jlw 提取码：ac9r其他相关资料下载：http://www.corecourse.cn/forum.php?mod=viewthread&tid=27539三、软件安装安装包下载好后解压点击进入【Quartus

2021-11-26 23:11:58 37139 35

原创 UVM学习之路（3）— 基于UVM的第一个Hello程序

UVM学习之路（3）— 基于UVM的第一个Hello程序一、前言UVM（ Universal Verification Methodology），是一个标准化的用于验证设计的方法学。其正式版是在2011年2月由Accellera推出的，得到了Sysnopsys、 Mentor和Cadence 的支持。 UVM几乎完全继承了OVM，同时又采纳了Synopsys在VMM中的寄存器解决方案RAL。同时， UVM还吸收了VMM中的一些优秀的实现方式。可以说， UVM继承了VMM和OVM的优点，克服了

2021-10-23 19:37:31 3877 6

原创 UVM学习之路（2）— 使用VCS+Verdi进行仿真调试

UVM学习之路（2）— 使用VCS+Verdi进行仿真调试一、前言Verdi最初是由Novas Softwave公司设计的，后属于了SpringSoft公司，最终SpringSoft被Synopsys公司收购，Verdi正式属于Synopsys。Verdi可以调用第三方工具进行编译仿真产生波形文件并可以查看、可查看源代码对应的电路图，最强大之处在于可以在源代码、原理图、波形图和状态图之间进行即时跟踪，协助工程师debug。原文参考文章：Linux下VCS与Verdi联合仿真简易教程及例子示范

2021-10-23 16:38:59 10159 4

原创 UVM学习之路（1）— CentOS 7虚拟机下安装VCS开发环境

CentOS 7虚拟机下安装VCS开发环境一、前言VCS全称为 verilog compiled simulator ，是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。CentOS 7虚拟机安装参考：VMware下CentOS 7虚拟机的安装本文参考：https://blog.csdn.net/wei

2021-10-16 23:31:52 18235 43

原创 VMware下CentOS 7虚拟机的安装

VMware下CentOS 7虚拟机的安装一、前言VMware虚拟机软件安装可参考：VMware虚拟机软件的安装本次安装参考：https://blog.csdn.net/weixin_40377195/article/details/109301426二、镜像下载我们要安装Ubuntu虚拟机就要先获得CentOS系统镜像1、百度云百度云链接地址：https://pan.baidu.com/s/1rQ8Y-wtNBBdrzK5kO_PQYA 提取码：4scd三、创建虚拟机打开VMware虚

2021-10-16 19:47:28 3239 1

原创 VMware下Ubuntu18.04虚拟机的安装

VMware下Ubuntu18.04虚拟机的安装一、前言VMware虚拟机软件安装可参考：VMware虚拟机软件的安装二、镜像下载我们要安装Ubuntu虚拟机就要先获得Ubuntu18.04系统镜像1、官网下载Ubuntu官网下载地址：https://ubuntu.com/download/desktop2、百度云百度云链接地址：https://pan.baidu.com/s/1GmN7ukP3MDMcUaaqlfYl8A提取码： syrk3、阿里云盘【当前本人推荐使用】阿里云盘链接

2021-10-16 18:24:44 826

原创 VMware虚拟机软件的安装

VMware虚拟机软件的安装一、前言VMware Workstation 允许操作系统和应用程序在一台虚拟机内部运行。虚拟机是独立运行主机操作系统的离散环境。在 VMware Workstation 中，你可以在一个窗口中加载一台虚拟机，它可以运行自己的操作系统和应用程序。通过软件模拟的具有完整硬件系统功能的、运行在一个完全隔离环境中的完整计算机系统，它能在Windows系统上虚拟出多个计算机，每个虚拟计算机可以独立运行，可安装各种软件与应用等。二、获取安装包1、Vmware官网下载下载地址：ht

2021-10-16 17:50:33 2483

原创 SystemVerilog学习之路（8）— QuestaSim里覆盖率的查看

UVM学习之路（8）— 覆盖率的查看和调整一、前言“覆盖率”是衡量设计验证完成程度的一个通用词，随着测试逐步覆盖各种合理的组合，仿真过程会慢慢勾画出你的设计情况。覆盖率工具会在仿真过程中收集信息，然后进行后续处理并得到覆盖率报告。二、创建工程代码连接在文章末尾，我们新建一个工程，将代码添加到工程中，如下所示三、编译设置按住【Ctrl】键，点选中所有的设计文件及verilog文件，然后右键点击选择【Compile】->【Compile Properties…】点开【Coverage】即

2021-09-22 01:00:53 5763 11

原创 SystemVerilog学习之路（7）— QuestaSim的调试方法

UVM学习之路（6）— QuestaSim的调试方法一、前言在使用仿真器的过程中会涉及到库窗口、仿真窗口和过程窗口，他们将与硬件、模型和在线运行的进程一一对应。二、库窗口所有编译成功的硬件(module、interface、program)和软件(class、package)都可以被放入库中，如果不指定放入的位置，他们会被放入默认的work库中。如下所示，是QuestaSim的库窗口；三、仿真窗口仿真窗口(sim window)代表目前正在进行的仿真结构，一般在验证环境中，应该包含硬件测试的

2021-09-10 23:47:52 6369 1

原创 SystemVerilog学习之路（6）— 最小时间和时间片

UVM学习之路（6）— SystemVerilog中的最小时间和时间片一、前言delta-cycle(无限最小时间)：默认情况下，时钟对于组合电路的驱动会添加一个无限最小时间(delta-cycle)的延迟，而该延迟无法用绝对时间单位衡量，它比最小时间单位精度还小。time-slot(时间片)：在仿真器中敲入命令run 0，即是让仿真器运行一个时间片的时间，在一个时间片中可以发生很多事情，一个时间片里面包含无数个delta-cycle。二、代码实现编写代码如下所示`timescale 1n

2021-09-10 00:15:34 2042

原创 SystemVerilog学习之路（5）— 结构体、枚举类型和字符串

UVM学习之路（5）— SystemVerilog的结构体、枚举类型和字符串一、前言在SystemVerilog中可以和C语言一样使用typedef来创建新的类型，这样通过和结构体的配合便可以自定义我们想要的数据类型了。二、结构体类型在SystemVerilog中可以使用struct创建结构体，不过struct的功能少，它只是一个数据的集合，其通常的使用方式是将若干相关的变量组合到一个struct结构定义中。编写代码如下所示，自定义一个结构体类型，并对其赋值，然后将其值打印出来。module st

2021-09-05 12:46:36 1179

原创 SystemVerilog学习之路（4）—动态数组、队列和关联数组

UVM学习之路（4）— SystemVerilog的动态数组、队列和关联数组一、前言SystemVerilog提供的动态数组类型，可以在仿真时分配空间或者调整宽度，这样在仿真中就可以使用最小的存储量。SystemVerilog引进了一种新的数据类型—队列，它结合了链表和数组的优点。队列与链表相似，可以在一个队列中的任何地方增加或删除元素，这类操作在性能上的损失比动态数组小得多，因为动态数组需要分配新的数组并复制所有元素的值，队列与数组相似，可以通过索引实现对任一元素的访问，而不需要像链表那样去遍历目标

2021-09-04 23:13:52 6897 2

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