Ericcoding-CSDN博客

原创 [SystemVerilog] SVA断言学习札记 | 上手写断言所需的最少知识

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档文章目录前言一、立即断言和并发断言1. 立即断言（intermediate assertion）2. 并发断言（concurrent assertion）二、常用System Function和Operator1.System Function2.Operator总结前言SVA是SystemVerilog中提供的一种强大的语言特性，可以用于写constraints, checkers和cover points。与普通的SV语法相比.

2022-05-17 23:09:58 2082 1

原创 ACE协议学习系列：Chapter D1 About ACE

文章目录前言D1.1 Coherency overview 一致性概述D1.1.1 ACE revisionsD1.1.2 Usage cases适用范围D1.1.3 ACE terminology术语D1.2 Protocol overview协议概述D1.2.1 About the ACE protocolD1.2.2 Coherency model一致性模型D1.2.3 cache state model前言这个系列文章主要用于本人的学习记录，可能相当长时间里只是协议的中文翻译，伴有少量个人总.

2022-02-18 16:54:49 3822 1

原创 [SEQREQZMB] 跑reset test出现的UVM_ERROR原因及解决方法

今日调试reset test时，出现了如下UVM_ERROR:[SEQREQZMB] The task responsible for requesting a wait_for_grant onsequencer ‘uvm_test_top.m_env.m_xxx_agent.m_sequencer’ for sequence‘case_rstn_rand_vseq’ has been killed, to avoid a deadlock thesequence will be removed

2021-11-24 10:45:30 4567 8

原创 AXI总线的out of order/interleaving到底是怎么一回事？

文章目录一、前提概念1. transaction ID2. 无需保序的transactions3. 必须保序的transactions4. 从master、slave、interconnect的角度看ID二、使用步骤1.引入库2.读入数据总结一、前提概念1. transaction IDAXI的每个Channel都有ID信号，用于区分transaction的身份。围绕ID引申出transaction之间的顺序问题。Read transaction中，返回的read data的RID需与相应读地

2021-11-17 18:31:42 15320 6

原创 AXI总线的Burst Type以及地址计算 | WRAP到底是怎么一回事？

AXI总线的transaction是burst-based的，因此有必要好好研究一下不同burst type的工作原理。此处略过burst的定义以及burst size、burst length等信号的介绍。

2021-07-24 15:48:41 17885 4

原创 20201225 SpinalHDL中实现简单握手（Stream类部分用法梳理）

一、Stream类简介SpinalHDL的lib中提供了一个Stream类，这个类继承自SpinalHDL的Bundle类，支持Master/Slave，携带数据，因此主要包括三个信号：valid、ready、payload。这三个信号可以构成最简单的握手接口，满足大部分情况下的module间交互。接下来介绍其中的一些方法，与Verilog中写简单握手的方法一一对应。1.1 Stream的方向定义 val io = new Bundle{ val data_in = slave Stre

2020-12-25 15:58:41 1784

原创 20201210 SpinalHDL实现输入数量可变的加法树ip

20201210 SpinalHDL实现输入数量可变的加法树ip最近在学习SpinalHDL，这是一门基于Scala的硬件描述语言，粒度与Verilog/VHDL相当，但是利用了scala的许多面向对象特性以及高级抽象语言的特性，可以大大提高数字IC前端设计的效率。由于项目需要，决定从一个最简单的加法树结构入手，练习SpinalHDL。一个典型八输入加法树的结构如下：通过观察可以知道，加法树是通过将输入两两相加得到中间部分和，再将部分和两两相加，直至获得最终输出。这在verilog中的实现不难，只

2020-12-10 21:12:44 640

qiuzhongyu123的博客