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Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的 数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之 间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。verilog是电子设计师的必备技能。此教程详细介绍verilog的语法及综合特性。

cadence是非常实用的EDA工具，现在上传的是15.7版本的详细教程，方便初学者学习。非常实用。

数字信号处理是电子信系工程专业学生非常重要的一门课程，有的人认为非常难懂。现提供此课件，供大家享用。