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RSS订阅原创 ZYNQ-7000 Vivado 自定义IP封装
软件版本：vivado 2018.01操作系统：cent os 6.0本文章中主要介绍在vivado中如何使用系统工具封装我们自己的IP，此例实现了将sha256_pad这个模块挂在AXI-STREAM总线上sha256_pad定义如下：//---------------------------------------------------------// Module : ...
2018-08-24 17:43:00
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原创 ZYNQ 7020 PL以AXI_DMA访问DDR或OCM
本章主要介绍ZYNQ 7020的PL端在PS的控制下实现对DDR的访问，通过debug的方式抓取DDR S_AXI_HP接口的时序，方便在PL内以verilog的形式直接访问DDR/OCM本设计中软件版本：VIVADO2018.1，对应SDK也为 2018.1硬件开发环境：MYIR ZYNQ-7020开发板 + xilinx usb JTAG + usb uart一 、PL端设计...
2018-08-21 11:47:45
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原创 ZYNQ AXI总线介绍
参考链接https://blog.csdn.net/choose123/article/details/80055113https://blog.csdn.net/lkiller_hust/article/details/51344819 1、协议简介zynq内部有三种AXI总线：（1）AXI4： 主要面向高性能地址映射的需求，（2）AXI4-LITE: 简单地吞吐映射通信...
2018-08-20 17:31:00
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原创 FPGA linux synplify综合工程的环境搭建
1、新建filelist.v文件，将需要综合的所有RTL代码include进去。filelist.v文件如下：`include "../../../lib/fpga/io/pad_cell_tsmc28.v"`include "../../../lib/fpga/std/std_cell_tsmc28.v"`include "相对路径/*****.v" ...
2018-07-24 18:26:46
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原创 FPGA linux环境下vcs+verdi仿真编译工程的搭建
1、源码存放在hdl路径下，将hdl路径下所有的.v文件加入到filielist中，新建file.f文件file.f 文件如下：+define+FPGA //预编译宏./hdl/*.v //加入所有.v文件-f fpga_lib.f //也可以filelist文件的形式引入，2、makefile的编写，新建makefile内容如下：#+...
2018-07-24 17:16:38
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空空如也
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