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RSS订阅原创 Verilog/SystemVerilog中==和===的区别
https://stackoverflow.com/questions/5927615/what-is-the-difference-between-and-in-verilogA : if (dataoutput[7:0] == 8’bx) beginB : if (dataoutput[7:0] === 8’bx) beginAfter executing dataoutput = 52...
2020-03-02 20:22:35
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原创 sv define ``的用法
sv define ``的用法https://www.design-reuse.com/articles/45979/system-verilog-macro-a-powerful-feature-for-design-verification-projects.html
2020-02-28 13:42:13
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原创 git
gitgit使用git上传：建立分支：Git merge 方法git使用git上传：1、git status ;2、 git branch wanggong（一定要先建分支；3、git checkout wanggong；4、gitci5、which gitci;6、git checkout master;7、git pull8、 git merge wanggong；9、...
2020-02-28 13:39:51
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空空如也
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