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原创 VM Ware安装Ubnutu教程

教程详细教程问题点不到继续(Alt + F7拖动)空间不足以提取vm tools有时不生效

2021-12-02 14:37:48 165

原创 USB插拔数据控制传输

原贴见语雀-小森豆丁 USB Mass Storage中的BBB协议、SCSI协议的命令块传输传输,USB插拔数据1. 控制传输部分第二周->三、Bus Hound抓包学习->2. USB插拔数据->控制传输、2. 数据传输部分参考文档和资料USB Mass Storage协议USB Mass Storage大容量存储的基本知识0. 基础知识0.1 相关协议数据传输依托SCSI协议,传输CBW和CSW命令块和数据块。Host和Device间数据通讯协议是

2021-04-13 17:03:11 921

原创 USB Mass Storage抓包学习(Bus Hound)

Bus Hound抓包学习(抓取相机数据学习UVC协议)参考文档和资料1. Bus Hound的使用方法在Bus Hound的界面选择easy camera时要把路径的上一级也要选择在内,才能在Settings中显示UVC协议的驱动程序,此时打开相机就可以在Capture界面实现抓包处理。2. USB插拔数据左侧Device后的.0,.1等代表Endpoint的组数,只有Endpoint0具有CTL功能并且支持数据传输(支持两个方向的信息传输),其他组的Endpoint只有数据传输功能(

2021-04-13 16:54:29 1078

原创 灰度共生矩阵的纹理特征、颜色特征和形状特征利用KNN进行分类(含代码)

图像纹理特征获取和利用knn进行分类,进行几种纹理特征的计算和数据处理,从0开始

2020-12-14 16:39:37 2297 3

原创 python 把列表(list)写入txt文件中

# # 最简便的方法print(a_0_data)file = open('a_0_data.txt', 'w')for i in range(len(a_0_data)): s = str(a_0_data[i]).replace('{', '').replace('}', '').replace("'", '').replace(':', ',') + '\b' file.write(s)file.close()

2020-12-09 11:56:40 5885

原创 openCV函数之waitkey

等待x秒,如果在x秒期间,按下任意键,则立刻结束并返回按下键的ASCll码(也可以利用ord函数把ASC||码转化为键盘值),否则返回-1,若 x=0,那么会无限等待下去,直到有按键按下。k == waitkey(0)//持续等待键盘的反馈waitkey(100)//等待100ms...

2020-11-24 15:45:34 126

原创 爬虫实战——xpath爬取电影天堂

from lxml import etreeimport requestsHEADERS = {'User-Agent': 'Mozilla/5.0 (Windows NT 10.0; Win64; x64) AppleWebKit/537.36 (KHTML, like Gecko) Chrome/80.0.3987.149 Safari/537.36'}BASE_DOMA...

2020-04-14 13:27:49 680

原创 爬虫实战——古诗文网古诗爬取

import reimport requests# url = 'https://www.gushiwen.org/default_1.aspx'def parse_page(url): headers = { 'user-agent': 'Mozilla/5.0 (Windows NT 10.0; Win64; x64) AppleWebKit/537.36 ...

2020-04-14 13:22:42 1251

原创 爬虫实战——糗事百科段子爬取

import reimport requests# import osheaders = { 'user-agent': 'Mozilla/5.0 (Windows NT 10.0; Win64; x64) AppleWebKit/537.36 (KHTML, like Gecko) Chrome/81.0.4044.92 Safari/537.36'}def parse...

2020-04-14 13:16:26 172

原创 Kindle基础使用指南

kindle基础使用方法,包括下载书籍、修改格式和PDF转换为mobi

2020-02-07 01:14:51 1840

原创 Python100天入门到精通之Day2详解

1. 商和余数a // b # 求商a % b #求余数2. 输入(input()的使用方法)​ 输入的为表达式,比如整型数据或者字符串等等。​ 输入的时候会自动先把input()括号中的字符串输出作为一个引导。​ 在想要输入数字时必须用类型转换函数得到想要的类型>>> a = input("a = ") #输入表达式a = >>> b...

2019-06-10 20:53:08 866 2

原创 基础——markdown语法

markdown语法1.标题用#表示最多六级标题写法:# 一级标题## 二级标题### 三级标题#### 四级标题##### 五级标题###### 六级标题效果:一级标题二级标题三级标题四级标题五级标题六级标题2.加粗,斜体*倾斜部分*_倾斜部分_**加粗部分**__加粗部分__***倾斜粗体***___倾斜粗体___效果:倾斜部分倾斜部分...

2019-06-10 20:23:12 392

原创 pyinstaller打包程序后运行一闪而过

pyinstaller打包程序为exe运行时一闪而过的解决办法import os你的代码os.system("pause")举个例子"""将华氏温度转换为摄氏温度"""import osf = float(input('请输入华氏温度: '))c = (f - 32) / 1.8print('%.1f华氏度 = %.1f摄氏度' % (f, c))os.system("...

2019-06-02 21:24:47 5082

原创 三级嵌入式部分刷题解析

三级嵌入式最重要的是要对ARM汇编指令的熟悉,这个在40道填空中占了很大的比重,掌握了这个能多拿很多分。ARM体系结构支持7种工作模式,取决于当前程序状态寄存器CPSR的低5位的值。工作模式间可以相互切换,但是是有条件的。中止模式是处理存储器故障,实现虚拟存储器和存储器保护。用户模式是程序正常执行的工作模式,快速中断模式用来处理快速中断FIQ,管理模式是操作系统的保护模式,处理软中断SW...

2019-03-31 13:05:23 2267

原创 EDA数字钟设计(verilog)——开关功能和总体接线图及模块改进

1.开关功能如思维导图所示2.总体接线图:  3.问题及改进       学号显示后正常计数是从学号开始计数下面对程序进行改进,主要是在计时模块中删除显示学号的内容,把显示学号部分转移到显示模块中,让显示时根据条件显示内容,而不是直接显示示数: 计时模块 module jishi(clk_1Hz,second,minute,hour,hour_swh,min...

2019-01-16 14:16:50 4421 16

原创 EDA数字钟设计(verilog)——显示译码模块

        进行正常的示数和闹钟的示数,利用电路的共阳极数码管的特性进行10个数字和“-”的译码,分别利用两位16进制进行定义,更加简约方便,闹钟电路和正常示数分开显示,防止优先级之间的干扰,动态显示电路的频率为1KHz,超过了人眼可以分辨出来的频率。利用除法和求余进行个位和十位的提取,使代码变得简单易懂。具体代码如下:module xianshi(clk_1KHz,second,min...

2019-01-16 13:59:51 3711 20

原创 EDA数字钟设计(verilog)——报时模块

        报时模块进行闹钟的响铃还有整点报时功能,分别在59’53’’、59’55’’和59’57’’进行低频蜂鸣器的声音,59’59’’进行高频蜂鸣器的声音,在闹钟信号来临时用500Hz让蜂鸣器连续蜂鸣,同时输出beep蜂鸣信号。module baoshi(clk_1Hz,clk_1KHz,clk_500Hz,minute,second,beep,alarm);input [5:...

2019-01-16 13:57:40 6774 3

原创 EDA数字钟设计(verilog)——闹钟模块

闹钟的设置优先级要低于正常示数,所以必须在正常示数时使用闹钟开关才能进行闹钟的设定,而且闹钟的校时校分是用的2Hz的快速校时校分,更加的方便有效,因为是在正常计数下的闹钟设定,所以设定闹钟时时钟依然正常的行走。闹钟将向报时电路输出一个闹钟来了的信号,以便在报时模块中实现闹钟的铃声。具体代码如下:module alarm(clk_2Hz,naozhong_swh,alarm_ho...

2019-01-16 13:55:16 12632 86

原创 EDA数字钟设计(verilog)——计时模块

       这个模块集合大部分的功能,通过开关的复用实现显示学号,清零,正常示数,校时校分四个功能,并且确定了几个开关之间的优先级顺序,,防止出现逻辑上的问题,而且巧妙的利用3600秒小时加一的关系减小了if嵌套的复杂性,程序代码如下:module jishi(clk_1Hz,second,minute,hour,hour_swh,min_swh,swh,baochi_swh);inp...

2019-01-16 13:52:04 7724 1

原创 EDA数字钟设计(verilog)——分频模块

          把48Mhz分频成1Hz,1KHz,500Hz和2Hz:1KHz用于高频率报时,500Hz用于低频率报时,2Hz用于闹钟快速校时校分,1Hz用于正常计数。module fenpin(clk,clk_1Hz,clk_1KHz,clk_500Hz,clk_2Hz); input clk;output reg clk_1Hz,clk_2Hz,clk_500Hz,clk_1...

2019-01-16 13:43:03 8349 1

原创 迭代法求双峰灰度阈值

function x = fenlimili(y)I1=imread(y);figure;subplot(1,2,1);imshow(I1);%显示原图title('灰度图像')T=0.5*(double(min(I1(:)))+double(max(I1(:))));%对阈值进行初始化d=2;%设置一个初始标度值以便实现循环%通过迭代求最佳阈值while d>0.5%...

2018-11-04 16:03:56 1381

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