笨笨的猪头三-CSDN博客

原创 fpga外置flash程序烧录流程

确定连接状态，当JTAG正确连接到板卡的调试插针后，会在状态窗口显示JTAG调试器内的芯片型号，同时也会显示FPGA的芯片型号，当前FPGA型号为xc7s50系列，如果显示正常，则连接无误；在mt25ql128-spi-x1-x2-x4处点击右键，选择program configuration memory device，在界面中选择mcs文件或者.bin文件，点击ok即可，其他配置选择默认；此时插上JTAG，在xc7s50芯片后状态显示为programmed，证明文件烧录成功并且可以上电加载。

2024-01-24 17:17:04 1123

原创通信中符号速率与数字带宽的对应关系

数据传输速率有几种说法（比特率=传信率、符号率=码元率=调制速率、数据带宽）。波特率由基带传输中决定，比如从单片机中用SPI发送出来的数据，使用的SPI时钟频率为5MHZ，即每秒传输出来5M比特数据。那么他的比特率就是5M，从而（一个符号用几个比特表示）就可以近视得到他的波特率。波特率描述的是基带信号（01101100）在模拟载波中对应的变化快慢；比如：数据01101100是bpsk数据，即一个符号=1个比特。也就是比特率=调制速率。调相之后，载波相位0时候表示基带信号的0，相...

2020-07-15 18:10:39 7497

原创 vivado中fir插值滤波器使用

1.在matlab中通过fdatool工具设计相关滤波器（常用的低通，高通，带通等），导出coe文件，或者直接在file中导出；注意：要在量化的界面选择自己的量化位宽，这里方便对应fir的coe文件；如下图：2.然后打开vivado中的ip catalog，选择fir，将我们导出的coe文件放入对应的路径（这里的工程实例：将25msp数据插值到125msps）。如下图：对应的时序仿真如下图：fir作为我们常用的符号速率变速工具，可以比我们手写滤波器来的方便快捷很多。仅供大

2020-07-15 17:24:43 4258 8

原创 FPGA四种基本的设计思想

本文讨论的四种常用FPGA/CPLD设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是FPGA/CPLD 逻辑设计的内在规律的体现，合理地采用这些设计思想能在FPGA/CPLD设计工作中取得事半功倍的效果。FPGA/CPLD的设计思想与技巧是一个非常大的话题，由于篇幅所限，本文仅介绍一些常用的设计思想与技巧，包括乒乓球操作、串并转换、流水线操作和数据接口的同步方法。希望本文能引起工程师们的注意，如果能有意识地利用这些原则指导日后的设计工作，将取得事半功倍的效果！乒乓操作“乒乓

2020-07-13 12:13:14 746

原创 FPGA进行多路并行插值滤波（多相滤波）的实现原理

　多相滤波器的基本概念是把FIR滤波器分割成若干较小的单元，然后组合这些单元的结果。首先，让我们考虑一个基于常规8抽头FIR滤波器的抽取子系统的符号表示，如图11所示(为了使用这些例子，我们假设抽取因子为M = 4 )。　　　　图11 基于传统的8抽头FIR滤波器的抽取器的符号表示　　现在让我们假设主时钟正在以某一频率fHz运行。像往常一样，在滤波操作之后任何不要的样本将被丢弃，但这样做是低效率的，因为这意味着是以完全的时钟频率在进行滤波。用另一种方式来看这种操作，即在每个时钟时刻，每个抽头

2020-07-11 21:28:37 12509 2

原创 vivado中设置多核编译

1.在tcl console中输入set_param general.maxThreads <value> 设置的时候不用添加<>;2.配置好后，report一下，看一下自己的编译用到了自己电脑的几个线程，不建议全部用到自己电脑的线程，在进行实现的过程中会造成CPU超频，导致莫名其妙的死机。3.单击右键custominzed command然后按照下面的步骤操作就可以了开发过程中，通过添加线程的方法可以在一定程度上缩短我们的编译时间。供大家开发参考...

2020-07-11 21:17:41 6122

原创利用matlab分析ila导出的csv文件

1.首先通过ila导出文件（注意：尽量对信号进行signed量化，默认是16进制，导出后还需转成16进制，为了方便，建议）用excel即可打开，如下图：2.将目标信号另存为xlsx文件，我这里另存为 dac_data_100.xlsx，然后用matlab函数读出。data=xlsread('dac_data_100.xlsx');N_sample = length(data); % Sampling points ,it's better being power of...

2020-07-05 18:07:31 1562

原创解决vivado生成bit出现约束错误的办法

本人用viva'do2019.1进行项目开发工作时（ku085），在添加了部分输出io约束时，生成bit出错。现象为：When generating a bitstream,the following error messages occur:ERROR: [Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 3 out of 3 logical ports use I/O standard (IOSTANDARD) valu.

2020-07-04 12:35:55 2520