m0400220334的专栏

原创 基于JPEG XS的HDMI 4K60 444 视频信号千兆以太网传输系统

JPEG XS的FPGA实现已经在之前的文章中讲过，HDMI2.0接口的TX/RX是自己根据协议写的，没有使用XILINX IP，千兆以太网打包更简单些，也是自己写的。由于系统里只使用一台交换机，交换机不接多余设备，因此交换机的延时也是us级的。整个系统延时在1ms以内。在此要夸一下水星这个交换机，没想到跑到900M流量都还hold得住。

原创 JPEG XS的FPGA实现

JPEG XS的FPGA实现分为预处理，变换，量化，熵编码

原创 JPEG XS和DSC的区别

JPEG XS & DSC

原创 HDMI音频提取毛刺解决方法

在做FPGA提取HDMI音频信号实验时，发现音频信号出现规律的毛刺，如下图各种折腾与排除，也是运气好，总算莫名其妙搞好了。再回头慢慢摸索，发现了弄好的规律1.将HDMI外接笔记本的显示器由扩展改为复制（此时扩展显示屏由1280X720变为1920X1080）2.修改分辨率为1280X720，WINDOWS弹出是否保存设置 选择 “还原”3.外接显示器改为扩展（分辨率回到128...

原创 modelsim环境下学习《UVM实战》中遇到的问题--+UVM_TESTNAME=my_case0

书中原文当my_case0运行的时候需要修改代码， 重新编译后才能运行； 当my_case1运行时也需如此， 这相当不方便。 事实上， UVM提供对不加参数的run_test的支持：文件： src/ch2/section2.5/2.5.2/top_tb.sv50 initial begin51 run_test();52 end在这种情况下， UVM会利用UVM_TEST_NAME...

原创 并行二进制转BCD

图中下面是二进制码，上面是BCD码，注意看规律，就可以任意扩展或者缩小位宽`timescale 1ns / 1psmodule binary_to_bcd ( input [9:0] i_bin , output [3:0] o_bcd_ones ,...

原创 github上hamsternz/FPGA_DisplayPort 的VHDL源码分析（八）——tb_aux_channel.vhd的仿真设置

使用VIVADO自带的仿真，等了很久都进入不到仿真界面。于是放弃直接自己在modelsim建工程（库文件已经编译好）把所有相关文件加入后编译，Transceiver.vhd报错。根据要求修改，注释掉输出赋值。不知为何其他文件也有这种写法就不报错相关文件编译通过后（我是把所有文件都加入到modelsim，还有几个文件也编译错误，我没理会）对tb_aux_channel.vhd进行仿真。又...

原创 github上hamsternz/FPGA_DisplayPort 的VHDL源码分析（七）

hotplug_decode.vhdhpd信号低表示有插入            hpd_last   <= hpd_synced;            hpd_synced <= hpd_meta1;            hpd_meta1  <= hpd_meta2;            hpd_meta2  <= hpd;热插拔信号hpd移位寄...

原创 github上hamsternz/FPGA_DisplayPort 的VHDL源码分析（六）

skew_channels.vhd注意：main_stream_processing中的模块都是能支持1/2/4lane的根据协议2.2.1.6 Inter-lane Skewing每路lane延迟两个符号。由于后级GTP入口为20bit（两个符号），所以在此延时1个20位即可 ...

原创 github上hamsternz/FPGA_DisplayPort 的VHDL源码分析（五）

insert_training_pattern.vhd在西电许江平的论文《DisplayPort发送端主链接设计研究》中有相关介绍，截图如下具体见协议3.5.1.2 Link Training 该代码中，若clock_train_i = '1'，（猜测是一个脉冲有效信号，维持一个时钟），则hold_at_state_one为10个1，hold_at_state_one(...

原创 github上hamsternz/FPGA_DisplayPort 的VHDL源码分析（四）

scrambler_reset_inserter.vhd每512个BS就要用SR替代一次，对加扰进行复位，这样接收端就能通过SR标志进行正确解扰 scrambler_all_channels.vPRBS：SR时寄存器置为FFFF。伪随机序列PRBS生成公式为x^16+x^5+x^4+x^3+1。具体代码我没有仔细研究，感觉作者写得比较复杂。根据经验及代码推测，K码不参与扰码，不...

原创 github上hamsternz/FPGA_DisplayPort 的VHDL源码分析（三）

idle_pattern_inserter.vhd没有视频数据时，发送idle pattern。根据协议要求每8192个符号重复一次。所以idle_count位宽为13位。每次+2是因为本模块每次发送2个符号。一次idle pattern发送的数据见协议Figure 2-12: VB-ID, Mvid7:0, and Maud7:0 Packing over the Main-Link，该...

原创 github上hamsternz/FPGA_DisplayPort 的VHDL源码分析（二）

分析insert_main_stream_attrbutes_one_channel.vhd顾名思义，改代码是在原始数据流的基础上插入MSA。MSA的内容只能在每帧发送完成后的BS和BE间插入。（我读协议时好像看到是一帧结束后才能插入MSA，后来没仔细核对，但是代码也确实是这么做的）             ---------------------------------------...

原创 github上hamsternz/FPGA_DisplayPort 的VHDL源码分析（一）

源码来源于https://github.com/hamsternz/FPGA_DisplayPort。由于我也是第一次接触这个接口，所以文中肯定有我理解错误的地方，恳请指正。要看懂代码首先还是要对协议有一定了解。所以我做的源码分析中会和协议结合起来。激励文件test_source_800_600_RGB_444_colourbars_ch1.vhd首先看接口信号，信号的定义在DP协议Mai...

转载 MIPI D-PHY时序要求