lzp9619876-CSDN博客

原创我用ESP-01S时遇到的麻烦事

我是运行到第5步卡壳了，通过观察发现，在这步发送完AT+MQTTUSERCFG=0,1”sbmc1”,”QNA54D4GH2”,”version…….后，立即返回ERROR，esp8266并没有上去就立即返回，这一点我不理解。这个问题已经困扰我有一周了，我怀疑是烧录ESP8266的原因，我买的是esp-01S选的是1K（byte）的程序，而不是4K的程序，请问各位老师，难道是1K的不支持吗？原来我用的是1，现在用的是2，一下子就OK了。

2023-09-24 09:50:50 432 3

原创 fpga 用 SPI 读写 LMH0387

先画个粗略图：

2023-07-03 14:28:25 192 1

原创看了《Xilinx FPGA平台GTX简易使用教程》后写了一个程序，它收不到它发出的数据？请路过的朋友看一下。

先给出结果图：这是不是收发不一致？请看板图：我仿造《Xilinx FPGA平台GTX简易使用教程》的过程及其调用：我的全部工程：xilinixfpgagtxIP（7SeriesFPGAsTransceiversWizard）-Java文档类资源-CSDN下载...

2022-06-30 14:00:28 378 1

原创 FPGA初步弄了个视频采集

有一块板子，我在之上搞了一个视频输入、输出，本人初接FPGA，完全以cpu、dsp方式看FPGA，对于IP类极不适应，看别人弄FPGA鼠标轻点，一会功夫就建立起来一个系统，真是羡慕啊。我模仿也搭建一个：输入输出完全是手工编码： always@(posedge rx_clk or negedge rst_n) //实用 begin if ((rst_n == 0) || (M_AXI_ARESETN == 0 ))begin ...

2021-09-07 10:44:53 494

原创 FPGA初探CameraLINK失败

1、win64，vivado 2018.32、Block design3、约束文件set_property PACKAGE_PIN AD20 [get_ports tz_clk_p]set_property IOSTANDARD LVDS_25 [get_ports tz_clk_p]set_property PACKAGE_PIN AE18 [get_ports tz_0_p]#set_property IOSTANDARD SSTL_2 [get_ports tz_0_p]se

2021-08-27 15:39:44 545 1

原创写一个ADV7391的Virelog调试过程

所用：vivado 2018.3一、原理图二、调试ADV7391的I2C口，上Blockdesign三、上干货module I2C_7391( input wire en_clk, //27MHz// input reset_ok, input wire rst_n, output wire mreset, outp...

2021-08-07 16:57:32 1566 3

原创 Vivado 在线调试之 ILA 核解决遇到的问题

一、先把程序写上：module adv7391(input sys_clk_p,input sys_clk_n,// input wire en_clk, //27MHz// input reset_ok, input wire rst_n, // output wire mreset, output wire SCL, ...

2021-07-24 21:06:00 4572

转载 DSP呀DSP

1、DSP/BIOS、PSP、DVSDK等等。2、把名搞得那么长如PAL_sysPCIGetMemMapReg(pciHandle, PAL_SYSPCI_DSP_INT_ENABLE_SET, PAL_SYS_PCI_READ_W...

2019-04-16 15:33:25 109

STM32F103数字电源

软硬件大全，硬件包含 .schdoc原理图(不是pdf)，软件包含有delphi6的上位机和stm32的keil软件，全是源码，良心制作，奉献给全同胞，使之。。。。。。

2023-06-10

xilinix fpga gtx IP （7 Series FPGAs Transceivers Wizard）

我写个程序，它怎么就收不到它发出的数据？（用 7 Series FPGAs Transceivers Wizard IP）

2022-06-30

fpga vivado verilog SPI 读写 LMH0387

用vivado 开发的 SPI 读写 LMH0387，主要文件是spi.v。

2022-06-25

video_axi4.v BT.656的Verilog源码

BT.656 PAL 制式彩条生成模块(verilog),参考《BT.656 NTSC 制式彩条生成模块(verilog)》和《基于 FPGA 的 ADV7391视频回放平台的设计与实现》而成，它不存在第一篇文章所说的“注意：实际的工程中彩条每一行像素点的排列并不是这样的，而是(SAV Code ->Active video->EAV Code->Blanking video)”，其实 eav-blank - sav - avideo也是可以的。

2021-08-07