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RSS订阅原创 Vivado HLS常用优化命令介绍
HLS 简介 Xilinx Vivado HLS工具可以将用户使用C++编写的逻辑自动转化为硬件语言（如Verilog或VHDL语言）编写的RTL级硬件逻辑，目的是为了让软件工程师将算法快速部署在FPGA上。但是目前，使用者在没有硬件基础的情况下仍难通过该工具将算法高效地部署。此过程中，用于制导的pragma优化命令的使用对最终RTL代码生成影响很大，有关各种优...
2020-02-22 21:05:46
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转载 SystemVerilog学习笔记
1.var/reg与bit/logic异： reg——>在verilog hdl中用来声明寄存器； var——>在SV中所有暂存的资源视为变量，即variable；同： reg和var都会消耗FPGA资源。注： a.SV中保留了reg关键字，reg与var有等价左右。 b.SV在声明RAM的时候，也会使用var关键字。例子：reg [3:0] rLED; //v...
2018-07-25 14:49:48
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原创 Makefile文件学习
之前搭建环境遇到makefile 文件，只知道是类似于脚本的文件，输入make命令就会执行makefile文件其中的命令，稀里糊涂地把环境搭建好了，感觉还是看得懂点makefile文件，在操作中会少走很多弯路。在网上找了一下关于makefile文件的资料，有很多也很全面，这里记录一下，以备以后查阅。详细的关于makefile使用总结的可以看一下这篇文章http://bbs.china...
2018-07-24 21:59:15
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原创 使用SD卡启动Zedboard时可能遇到的问题
制作SD卡的步骤，以及搭建Pulpino的过程可以参考大神写的教程https://blog.csdn.net/leishangwen/article/details/51636302，非常详细，实测可用。这里简单记录一下自己在使用SD卡启动时，遇到的几个问题。首先制作SD卡前，强烈建议格式化，删除分区（擦除数据也可以考虑一下）避免出现啥特殊问题，hin烦。出现这个图，证明SD卡制作应该没问...
2018-07-21 14:19:10
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空空如也
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