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RSS订阅原创 《FPGA管脚分配注意问题》摘要
<br />1、FPGA所承载的信号在板级的流向。<br /> 一般板子的走线都是顺着信号流，从一边到另一边，可能会有弯曲，但不会返回，FPGA的管脚分配<br />也应该遵循这一原则，避免出现交叉，环绕等布线方式。<br /> <br />2、FPGA内部BANK。<br /> 要熟悉所用FPGA芯片的BANK内部分配情况：有多少个BANK，各个BANK是怎么分布的，支持的电平标准有哪些，要注意FPGA的一个BANK只能工作在一种电平标准下，即同一个BANK的所有IO口只能是相同电平标准
2011-05-10 14:58:00
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原创 ISE布线时避免优化buf的方法_/*synthesis syn_keep = 1*/
<br />在这个BUF两端的信号线上加上下面的属性(Verilog HDL版本)：<br />wire bufin /* synthesis syn_keep=1 xc_props="X" */;<br />具体解释：<br />1、syn_keep=1就是保留这个信号线，是它成为一个instance（synplify的），然后就可以对它添加XILINX的约束属性；<br />2、xc_props=“”是synplify为XILINX保留留的约束属性，可以透传到ISE的实现中去，从而约束实现过程。<br
2010-12-16 15:22:00
5841
转载 VSS+Vs2003使用手册
<br />转载：http://blog.csdn.net/xubinhui/archive/2005/03/17/321991.aspx<br /> <br /> <br />1. VSS概述 <br />版本控制是工作组软件开发中的重要方面，它能防止意外的文件丢失、允许反追踪到早期版本、并能对版本进行分支、合并和管理。在软件开发和您需要比较两种版本的文件或找回早期版本的文件时，源代码的控制是非常有用的。<br />Visual SourceSafe 是一种源代码控制系统，它提供了完善的版本和配置管理
2010-12-15 15:06:00
405
空空如也
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