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1SRIO数据包解析.rar
在仿真RapidIO核的过程中，使用VB.NET编写的简单工具（含exe及对应源码），能够对Xilinx SRIO的传输层数据包（仅HELLO格式）、物理层数据包进行解析，便于理解数据包。
开发环境：VS2005
2020-05-05
bandpass_filter_x16.rar
利用Matlab设计一个带通滤波器后，使用system generator搭建了相应的模型。输入信号为并行的16路输入，输出的信号为并行的16路输出。
开发环境：vivado2018.3
2020-04-06
Xilinx_CAM.rar
CAM存储器的实现VHDL代码，根据官方xapp1151范例修改，可用于7系列的FPGA。开发环境：Vivado2018.3；仿真环境Modelsim10.6
2020-03-21
dma_examples.zip
Xilinx论坛提供的DMA范例，内含dma_ex_fft_v1_0、dma_ex_interrupt_v1_0、dma_ex_sg_v1_0、dma_ex_polled_v1_0、dma_sim_v1_0五个例子
2020-03-15
Zynq学习之使用AXI_DMA (使用Scatter_Gather Mode）.rar
Zynq中使用AXI_DMA，使用SG模式。DMA向FIFO1中写入数据，PL从FIFO1中读出数据；PL向FIFO2中写入数据，当写入完成后。开发环境：Vivado 2018.3 开发板：黑金AX7010。
2020-03-15
Zynq学习之使用AXI_DMA (Direct Register Mode).rar
Zynq中使用AXI_DMA。DMA向FIFO1中写入数据，PL从FIFO1中读出数据；PL向FIFO2中写入数据，当写入完成后，触发GPIO中断，控制DMA开启接收，从FIFO2中读出数据。写入数据、读出数据的开启均由VIO控制。开发环境：Vivado 2018.3 开发板：黑金AX7010。
2020-03-14
Zynq学习之使用FreeRTOS_PLUS_TCP.rar
在Zynq平台上，运行FreeRTOS自带的TCP/IP协议栈。
开发环境：Vivado 2018.3
开发板：黑金AX7010
2020-01-12
Xilinx 客户全定制工程创建办法.pdf
在Xilinx SDK的工程中，每一个软件工程，会包含一个应用程序工程，和一个BSP工程移除BSP。有时会有移除BSP，手动管理全部源文件的需求，该文档中给出了对工程进行定制的方法。
2020-01-12
sysgen_ddsx16.rar
学习system generator练手时搭建的多路并行DDS模型，开发环境ISE14.7 & MATLAB2013A，内含dds_x16_pre.m、dds_16_post.m、dds_x16.slx三个文件。dds_x16_pre用于设置sysgen模型的参数，dds_16_post用于模型输出的分析
2019-09-25
NOR_FLASH芯片手册及参考C代码
包含Micron公司P30 flash的手册、CYPRESS公司S29GL01GT/S29GL512T flash的手册以及Micron公司的flash驱动库代码
2019-03-24
空空如也
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