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RSS订阅原创 导入虚拟电脑 C:\Users\Bob Lee\Downloads\BitcrazeVM_2022.05.ova失败. 返回 代码: E_INVALIDARG (0x80070057)
错误代码: E_INVALIDARG (0x80070057)，重新下载.ova后缀的虚拟机安装包，再导入，问题解决。
2022-06-26 11:42:03
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原创 收录一些有用的网站或者在线工具
Processon在线流程图：https://www.processon.com/ GeoGebra数学应用：https://www.geogebra.org/
2020-12-08 23:00:36
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原创 ERROR(ORPSIM-15108): Subcircuit 2SA1586 used by X_Q3067 is undefined
自己在网上下载了个东芝的PNP三极管2SA1586，添加到Capture的器件库里，画了个图用Pspice AD仿真时，出现了这个错误，解决方法：You need to add the LIB file for you sub-circuit to the Simulation Profile, PSpice>Edit Simulation Profile, Configuration Files, Library, use the upper Browse button to locate y
2020-05-27 14:44:33
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原创 OrCAD关闭start page
打开原理图工具 Orcad Capture CIS 时，总是会弹出startpage 页面，有时候感觉这个东西挺碍事的，于是找到了一个关闭它的方法。解决方法如下：打开Command Window：View---Toolbar----Command Window 输入以下命令： SetOptionBool EnableStartPage 0-----回车 关掉Command Windo...
2020-04-23 09:09:06
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原创 DC-DC电路中通过串联电阻来增加陶瓷电容的ESR从而替代钽电容。
相比钽电容，片状多层陶瓷电容器的优点是封装尺寸小、价格低、可靠性高、无极性要求、ESR低。而一些开关电源（DC-DC）和线性电源（LDO等）的输出电容对ESR有要求，要求其ESR不能过小，否则电路会产生振荡，这时候就不得不选择钽电容（或其他符合要求的电解电容等）。之前一个设计中就遇到上述情况，想能不能通过给陶瓷电容串联一个电阻来解决该为题，今天在这份murata的文档电容器应用大全的第7、8‘...
2020-04-09 10:05:52
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原创 Windows10的WiFi功能不能用的解决办法
昨天我的电脑WiFi突然连不上了，点开电脑右下脚的网络连接图标，大概如图1这个样子，下面没有了WiFi这个选项。图1 图片来自网络这个问题以前也出现过，有时是开机连不上WiFi，有时是WiFi突然掉了，同时WiFi图标不见了，如图1。我选择重启，大部分时候这个问题都解决了。但昨天重启了三四次都没有效果，我就想，我要把这个问题搞清楚，一次性搞好。网上有不少答案，但没有看到一个有用的...
2020-04-07 23:08:42
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原创 DDR3的位宽和容量计算
DDR3的位宽在芯片手册里的说法是Configuration，其位宽就是DDR3芯片DQ管脚的数量，即I/O接口位宽。DDR3中一个基本的概念是BANK，很多博文会提到两个概念：逻辑BANK（Logical BANK) 和物理BANK（Phisical BANK)，其实DDR3的手册中根本没有这两个概念，只有Bank一个名称，使用bing国际版搜索这两个关键词也不会有何DDR关联紧密的内容，所...
2020-03-12 11:38:36
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原创 STM32串口下载程序（官方下载软件）
ST官方有一款专门用于串口下载程序的下载软件STM32 Flash loader demonstrator (FLASHER-STM32)，目前的最新版本是V2.8.0版，下载链接如下：https://my.st.com/content/my_st_com/en/products/development-tools/software-development-tools/stm32-softw...
2019-03-23 17:00:05
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原创 第八届蓝桥杯个人省赛（软件类）C组第一题贪吃蛇长度
题目如下标题：贪吃蛇长度+-------------------------------------------------+| || H###### #### || # ...
2018-03-26 16:57:35
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原创 C语言冒泡排序的实现
#include #include void bubblesort(int arr[], int n){ int i,j; int tmp; for(i = 0; i < n; i++) { for(j = i + 1; j < n; j++) { if(arr[i] < arr[j])
2018-01-17 18:16:29
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原创 Verilog语言“加减可控任意进制计数器”及“占空比50%的任意整数分频器”设计
Verilog语言“加减可控任意进制计数器”及“占空比50%的任意整数分频器”设计今天（2017年12月28）考EDA实验，考的真是惊险刺激，最后实现了四分之三的功能。 今天的使用时设计一个可以实现使用指定拨码开关控制加减计数、使能、清零的13进制计数器，并且是由两位数码管显示结果，在加法计数器中，加法加到最大值12时需要点亮一盏LED，加法计数器中减到最小值0时也需要点亮一盏LED。下
2017-12-28 21:17:50
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IR2104，LR7843，MOS管全桥双电机驱动
2018-08-24
空空如也
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