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疫情封控在家， 模拟炒股， 中文社区的材料部分能用。官网没了， 需要使用快照。要梯子。完成第一步后整理材料。官网需要用梯子https://web.archive.org/web/20201104185831/https://www.zipline.io/beginner-tutorialhttps://github.com/quantopian/zipline中文注解: https://rainx.gitbooks.io/-zipline/content/arch/arch.html.
2022-04-03 17:40:20
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转载 转载 ＜＜verilog状态机的三种写法＞＞
1，单always块结构(一段式)：always@(posedgeclk)begincase(FSM)st0；beginout0;//输出if(case0)FSM<=st1;//状态转移endst1；beginout1;//输出if(case0)FSM<=st2;//状态转移end……default:endcaseend单always块把组合逻辑和时序逻辑放在一个时序always块描述。输出时为寄存器输出，所以无毛刺。但是...
2022-02-14 08:36:16
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原创 对中断请求和响应进行断言
在验证的过程中, 总会老工程师提到, 需要做一个计数器, 来检测中断请求和响应匹配.这是一个直觉且直接的想法, 中断检测计数器会在仿真从开始工作到结尾.这个检测机制可以使用assertion 进行表述, 比如当req发生时候, 5个周期内可以得到响应, 只要每个请求得到满足 , 可以充分说明, 中断响应和请求是配对的.ack_chk: assert property( @( posedge clk) sig_req |-> ## [1:5] sig_ack);在实际电路中,...
2021-08-23 11:45:12
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原创 数字验证, 时钟域连线检查, 基于formal cc 的尝试
关键词 : [数字验证] [形式验证] [时钟域]背景: 在实际项目中, 对于存储器的读写存在上百根连线, 需要确认这些连线是否正确, 以及是否连接到正确的时钟域. vc_formal 和 jaspergold 都提供了连接性检查工具(Connectivity Checking).SYNP CC 的描述如下:https://www.synopsys.com/zh-cn/verification/static-and-formal-verification/vc-formal.html...
2021-07-16 06:38:21
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原创 verilog 通过function 递归, 数据拓展
module test(); parameter NBYTES = 4 ; reg [511:0] tb_stream ; reg [511 : 0] realstream ; reg [31 : 0] packet ; initial begin // packet = $random; packet = 'ha5; tb_stream = {NBYTES{packet...
2021-04-22 13:21:36
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原创 vim match_words 适配systemverilog
https://stackoverflow.com/questions/27498221/vim-highlight-matching-begin-end/27549685#27549685参考以上站点, 根据systemverilog 做了部分修饰:autocmd 方式, 或者直接把let b:match_words方式二选一." #################" matchit config" #################nmap - %vmap - %auto.
2021-04-20 16:28:58
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原创 如何在Vim+Ctags+Taglist应用中添加自定义语言: systemverilog, 更新function 正则表达式
转载自Vinson_Yin, 在做修改https://blog.csdn.net/ocarvb/article/details/533541472021年4月16日: 之前用的是tagbar , 大文件时启动慢;, vista.vim 功能比较多, 虽然是vim8 异步, 但是卡开vim 会蛮, taglist 功能简洁; 满足常用快速浏览 task 和function.环境: vim8.0 (自带的systemverilog 语法) taglist_46.zip (https://w...
2021-04-16 16:55:15
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原创 如何验证才能收敛
1. 制定清晰的test_plan.2. 理清feature list, 并组织会议, 拉入相关人员review; 需要两次, 验证开始之初一次, 项目0.5阶段一次确认相关改动点.3. 合理安排人力, 专人专事; 每个人当天确定主要任务是什么, 合理评估人力, 清晰达成.4.验证过程中, 需要提前考虑到某些验证项目需要一定的迭代时间: performance 一个月, coverage 两个月, low power 2~3周.5. 外界新增的干扰因素, 需要专人解决....
2020-07-13 23:20:20
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原创 ip 验证环境编码规范
1.apb_clk，用于寄存器配置。在ip level ，响应较快，在soc层，由于配置寄存器，并不会马上响应，如果对于前门访问，有在多少时间内完成， 则在soc上的仿真可能会遇到问题。
2020-06-04 20:39:39
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原创 如何来验证一个图像算法ip
有如下IP, 使用UVM 如何来验证.验证计划1. 寄存器测试;2. 与算法确认需要测试的向量列表;3. 基于使用角度, 造功能场景. 前提理清寄存器配置的作用, 和对实际效果的影响;4. 总线压力测试;5. 随机测试6. 回归, 覆盖率分析.搭建环境1. 定义一套interface. 并在interface 中加入assertion2.从i...
2019-09-07 16:46:19
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原创 systemverilog fork join 多线程, 是否对于eda simulation仿真速度有提升
编译工具:vcs script version : I-2014.03编译指令: vcs -sverilog -R xxxx.v结论: fork join 这样的并发优化, 编译器, 默认是有的. 无需人工干预. 优化性能, 应该从代码动作少做到精简, 且风格便于维护.如果真的需要优化, 尽量少写for 循环, 使用while wait 等方式, 交给编译器更多的自主权....
2019-09-07 16:10:22
563
汇编程序员之代码风格指南
2017-11-27
空空如也
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