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空空如也

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2011-04-01

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Verilog 的简单介绍Verilog 硬件描述语言HDL 是描述电子电路行为和结构的一种语言是一种IEEE 标准IEEE Std.1364-1995 Verilog 用于模拟从随机和纯行为到门级和开关级的抽象范围等层次的数字电子电路功能也用于从许 多抽象寄存器传输级描述合并即自动产生门级描述Verilog 一般用于支持高层次的设计或基于 语言的设计其中电子设计在用自动合并工具进行详细设计前要通过高层次的完全抽象仿真来检验 Verilog 也广泛应用于IC 的门级检验包括仿真故障仿真和定时检验

2011-04-01

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2011-04-01

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2011-04-01

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木易-2012年3级网络技术C语言最新南开上机100题完整版--只要看会共十几个题型，一百道题，考试没问题

2011-04-01

第13章 提供了Verilog HDL 语言的所有语法
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2011-04-01

第12章 用Verilog HDL编写的硬件建模实例
本章给出了一些用Verilog HDL编写的硬件建模实例

2011-04-01

第11章 如何编写测试验证程序(test bench)
本章介绍了如何编写测试验证程序(test bench)。测试验证程序用于测试和验证设计的正 确性。Verilog HDL提供强有力的结构来说明测试验证程序

2011-04-01

第10章 函数、任务、层次结构、值变转储文件等
本章讲述诸如函数、任务、层次结构、值变转储文件和编译程序指令等多种论题

2011-04-01

第9章结构建模-三种实例语句
本章讲述Verilog HDL中的结构建模方式。结构建模方式用以下三种实例语句描述： • Gate实例语句 • UDP实例语句 • Module实例语句 第5章和第6章已经讨论了门级建模方式和U D P建模方式，本章讲述模块实例语句

2011-04-01

第8章行为建模-三种建模方式
在前几章中，我们已经介绍了使用门和U D P实例语句的门级建模方式，以及用连续赋值语句的数据流建模方式。本章描述Verilog HDL中的第三种建模方式，即行为建模方式。为充分使用Verilog HDL，一个模型可以包含所有上述三种建模方式

2011-04-01

第7章数据流模型化-Verilog HDL语言
本章讲述Verilog HDL语言中连续赋值的特征。连续赋值用于数据流行为建模；相反，过 程赋值用于(下章的主题)顺序行为建模。组合逻辑电路的行为最好使用连续赋值语句建模

2011-04-01

第6章用户定义的原语
在前一章中，我们介绍了Verilog HDL提供的内置基本门。本章讲述Verilog HDL指定用户 定义原语U D P的能力。 U D P的实例语句与基本门的实例语句完全相同，即U D P实例语句的语法与基本门的实例 语句语法一致

2011-04-01

第4章 在Verilog HDL中编写表达式的基础
本章讲述在Verilog HDL中编写表达式的基础。 表达式由操作数和操作符组成。表达式可以在出现数值的任何地方使用，函数使用说明目录

2011-04-01

第3章Verilog语言要素
本章介绍Verilog HDL的基本要素，包括标识符、注释、数值、编译程序指令、系统任务 和系统函数。另外，本章还介绍了Ve r i l o g硬件描述语言中的两种数据类型

2011-04-01

第2章HDL指南 语法例子
模块是Verilog 的基本描述单位，用于描述某个设计的功能或结构及其与其他模块通信的 外部端口。一个设计的结构可使用开关级原语、门级原语和用户定义的原语方式描述; 设计的 数据流行为使用连续赋值语句进行描述; 时序行为使用过程结构描述。一个模块可以在另一个 模块中使用。

2011-04-01

第1章Verilog HDL语言的发展历史
Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的 数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之 间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。

2011-04-01

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