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空空如也
4-16译码器VHDL语言设计
4-16译码器VHDL语言设计，
library ieee;
use ieee.std_logic_1164.all;
entity cjg4_16 is
port(DATA:in std_logic_vector(3 downto 0);
EN :in std_logic;
Y:out std_logic_vector(15 downto 0));
end entity cjg4_16;
architecture arch1 of cjg4_16 is
begin
process(en,data)
2010-11-16
空空如也
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